FR3036513A1

FR3036513A1 - Procede de communication sur un bus bifilaire

Info

Publication number: FR3036513A1
Application number: FR1554460A
Authority: FR
Inventors: Yvon Bahout
Original assignee: STMicroelectronics Rousset SAS
Current assignee: STMicroelectronics Rousset SAS
Priority date: 2015-05-19
Filing date: 2015-05-19
Publication date: 2016-11-25
Anticipated expiration: 2035-05-19
Also published as: FR3036513B1; US10135625B2; CN205356296U; CN106169929A; CN106169929B; US20160344563A1

Abstract

L'invention concerne un procédé de communication, sur un bus bifilaire (5, 11), entre un premier circuit (1) fournissant un premier signal numérique (CLK) et un deuxième circuit (3, 21), dans lequel, pour transmettre un bit d'un circuit émetteur (1 ; 3, 21) parmi le premier circuit et le deuxième circuit vers l'autre circuit (3, 21 ; 1), le circuit émetteur positionne un deuxième signal numérique (DATA) en fonction de l'état du bit à transmettre alors que le premier signal est à un premier niveau (GND).

Description

B14096 - 14-R0-0853FR01 1 PROCÉDÉ DE COMMUNICATION SUR UN BUS BIFILAIRE Domaine La présente demande concerne les transmissions de données entre un circuit maître et un circuit esclave connectés sur un bus bifilaire.

Exposé de l'art antérieur Un bus bifilaire comporte un conducteur véhiculant un signal de données, et un conducteur véhiculant un signal d'horloge ou de synchronisation. Dans un bus bifilaire, le conducteur véhiculant le signal de données est généralement, au repos, à un potentiel différent de la masse, généralement à un potentiel positif tel que le potentiel d'alimentation. Les données sont transmises en tirant le conducteur véhiculant le signal de données à la masse selon un codage permettant au récepteur de données de décoder les données. On connaît de nombreux protocoles de communication exploitant un bus bifilaire, par exemple des protocoles de type I2C. Dans les systèmes usuels, les différents circuits connectés sur le bus bifilaire sont généralement alimentés par un ou plusieurs conducteurs différents de ceux du bus bifilaire, et ont un potentiel de référence, par exemple la masse, commun à tous les circuits.

3036513 B14096 - 14-R0-0853FR01 2 Résumé Un mode de réalisation pallie tout ou partie des inconvénients des procédés de communication connus exploitant un bus bifilaire.

5 Un mode de réalisation prévoit plus particulièrement un procédé de communication exploitant un bus bifilaire qui soit adapté à un système dans lequel le circuit esclave ne partage pas de potentiel commun tel que la masse avec le circuit maître. Ainsi, un mode de réalisation prévoit un procédé de 10 communication, sur un bus bifilaire, entre un premier circuit fournissant un premier signal numérique et un deuxième circuit, dans lequel, pour transmettre un bit d'un circuit émetteur parmi le premier circuit et le deuxième circuit vers l'autre circuit, le circuit émetteur positionne un deuxième signal numérique en 15 fonction de l'état du bit à transmettre alors que le premier signal est à un premier niveau. Selon un mode de réalisation, le bit est lu sur une transition du premier signal. Selon un mode de réalisation, le procédé comprend, en 20 outre, une étape de réveil du deuxième circuit dans laquelle le premier circuit provoque une transition d'un premier type du deuxième signal alors que le premier signal est à un deuxième niveau différent du premier niveau. Selon un mode de réalisation, le procédé comprend, en outre, une étape de mise en veille du deuxième circuit dans laquelle le premier circuit provoque une transition d'un deuxième type du deuxième signal alors que le premier signal est au deuxième niveau. Selon un mode de réalisation, la transition du premier 30 type est un front descendant et la transition du deuxième type est un front montant. Selon un mode de réalisation, lors de la transmission d'un bit du premier circuit vers le deuxième circuit, alors que le premier signal est au premier niveau et avant de positionner 35 le deuxième signal en fonction de l'état du bit à transmettre, 3036513 B14096 - 14-R0-0853FR01 3 le premier circuit positionne le deuxième signal à un niveau différent du premier niveau. On prévoit également un mode de réalisation d'un système comprenant un premier circuit et au moins un deuxième 5 circuit adaptés à la mise en oeuvre du procédé de communication susmentionné. Selon un mode de réalisation, le premier circuit est alimenté par une tension référencée à un premier potentiel, et comprend un premier interrupteur pour coupler, au premier 10 potentiel, un conducteur du bus véhiculant le deuxième signal ; le deuxième circuit est couplé à un potentiel haut et à un potentiel bas, et comprend un deuxième interrupteur pour coupler ledit conducteur au potentiel bas ; et un élément résistif couple ledit conducteur à un deuxième potentiel de ladite 15 tension. Selon un mode de réalisation, le potentiel haut et le potentiel bas sont extraits du bus. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 20 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est un schéma bloc partiel d'un mode de réalisation d'un système comprenant un circuit maître et un 25 circuit esclave sur un bus bifilaire ; la figure 2 représente des chronogrammes illustrant une étape de réveil du circuit esclave du système de la figure 1 ; la figure 3 représente des chronogrammes illustrant 30 une transmission du circuit maître vers le circuit esclave du système de la figure 1 ; la figure 4 représente des chronogrammes illustrant une transmission du circuit esclave vers le circuit maître du système de la figure 1 ; et 3036513 B14096 - 14-R0-0853FR01 4 la figure 5 représente des chronogrammes illustrant une étape de mise en veille du circuit esclave du système de la figure 1 après une transmission du circuit maître vers le circuit.

5 Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes 10 de réalisation décrits ont été représentés et sont détaillés. La figure 1 est un schéma bloc partiel d'un mode de réalisation d'un système comprenant un circuit maître et un circuit esclave sur un bus bifilaire. Un circuit maître 1 et un circuit esclave 3 sont 15 reliés par un bus bifilaire. Le bus bifilaire comprend un conducteur 5 véhiculant un signal numérique de synchronisation CLK entre une borne 7 du circuit 1 et une borne 9 du circuit 3. Le signal CLK, fourni par le circuit maître 3, est périodique ou non et peut présenter un rapport cyclique et une fréquence 20 quelconques. Le bus comprend, en outre, un conducteur 11 véhiculant un signal numérique de données DATA entre une borne 13 du circuit 1 et une borne 15 du circuit 3. Le bus est bidirectionnel. Un élément résistif 16 couple le conducteur 11 à un potentiel haut positif, dans cet exemple le potentiel 25 d'alimentation VDD du circuit maître 1. Le circuit maître 1 comprend une borne 17 couplée au potentiel d'alimentation VDD, et une borne 18 couplée à un potentiel de référence GND. Le circuit esclave 3 comprend un pont redresseur de tension 19, un circuit 21 de lecture et éventuellement d'écriture sur le bus, et une capacité 23. Le pont redresseur 19 comprend deux bornes d'entrée 25 et 27 couplées respectivement aux bornes 15 et 9 du circuit esclave 3, et deux bornes de sortie 29 et 31 couplées respectivement aux électrodes 33 et 35 de la capacité 23. Le circuit 21 comprend deux bornes 37 et 39 couplées respectivement aux électrodes 33 et 35 de la capacité 3036513 B14096 - 14-R0-0853FR01 5 23, et deux bornes 41 et 43 couplées respectivement aux bornes 9 et 15 du circuit 3. Lorsque que les signaux CLK et DATA sont à des niveaux opposés, le pont redresseur 19 fournit une tension non nulle et 5 positive entre ses bornes de sortie 31 et 29 pour charger la capacité 23. Il en résulte qu'un potentiel haut VH est disponible sur la borne 37 du circuit 21, et un potentiel bas VL est disponible sur la borne 39 du circuit 21, ce qui permet d'alimenter le circuit esclave 3, si celui-ci est dépourvu d'une 10 source d'alimentation de type batterie. En outre, le circuit 21 du circuit esclave 3 comprend un interrupteur 51, et le circuit maître 1 comprend un interrupteur 53. L'interrupteur 51, commandé par un signal CTRLS du circuit 21, permet de coupler la borne 43 à la borne 39, et 15 l'interrupteur 53, commandé par un signal CTRLM du circuit 1, permet de coupler la borne 13 à la borne 18. Les interrupteurs 51 et 53 sont, par exemple, réalisés sous la forme de transistors MOS. Au repos, les interrupteurs 51 et 53 sont ouverts et 20 le conducteur 11 est tiré au potentiel d'alimentation VDD par l'élément résistif 16. Le signal DATA est alors à un niveau haut sensiblement égal au potentiel VDD si on néglige la chute de tension dans l'élément résistif 16. Lors de la transmission d'un bit, à différents instants qui dépendent du protocole de 25 communication mis en oeuvre, le conducteur 11 est tiré au potentiel de référence GND lorsque l'interrupteur 53 est fermé, ou au potentiel bas VI, de la borne 39 lorsque l'interrupteur 51 est fermé et que l'interrupteur 53 est ouvert. Le signal DATA est alors à un niveau bas, désigné par GND/VL dans la suite de 30 la description. Dans un tel système, lorsque les signaux CLK et DATA sont au même niveau, haut ou bas, le pont redresseur ne fournit aucune tension. Le pont redresseur 19 ne fournit donc de l'énergie au circuit 21 que lorsque les signaux CLK et DATA sont 35 dans des niveaux opposés.

3036513 B14096 - 14-R0-0853FR01 6 Selon un mode de réalisation, on prévoit que la mémorisation, ou lecture, d'un bit du signal DATA par le circuit récepteur s'effectue sur un front montant du signal CLK, le bit étant à l'état '1' si le signal DATA est au niveau haut, et à 5 l'état '0' si le signal DATA est au niveau bas. En outre, lorsqu'on fera référence à des commutations du signal DATA aux instants des fronts du signal CLK, en pratique, les changements de niveau du signal DATA interviennent à des instants légèrement postérieurs à ces fronts. Par exemple, 10 ces changements de niveau du signal DATA interviennent après les fronts du signal CLK avec un retard de l'ordre de 1 à 10 % de la durée des niveaux du signal CLK. La figure 2 représente des chronogrammes illustrant une étape de réveil du circuit esclave. Ces chronogrammes 15 représentent l'allure des signaux CLK, CTRLs, CTRLM, et DATA. Pour simplifier, on considère que les changements de niveaux des signaux DATA et CLK sont instantanés. En outre, les signaux CTRLs et CTRLM sont représentés de façon schématique, chaque signal CTRLs, CTRLM comprenant un état S1 dans lequel 20 l'interrupteur 53, 51 correspondant est ouvert, et un état S2 dans lequel cet interrupteur est fermé. On suppose un état initial dans lequel le circuit esclave est en veille, par exemple après la mise en route du système de la figure 1 ou après une étape de mise en veille du 25 circuit esclave qui sera décrite en relation avec la figure 5. Lors de l'étape de réveil, le circuit maître positionne le signal DATA pour qu'il présente un front descendant alors que le signal CLK est au niveau haut. L'état initial dans lequel, par défaut, l'interrupteur 30 51 du circuit esclave 3 est ouvert (CTRLs dans l'état S1) et le signal CLK est à un niveau haut, sensiblement égal au potentiel VDD, est illustré entre des instants tO et tl. L'état du signal CTRLM, donc le niveau du signal DATA, est indifférent entre les instants tO et tl.

3036513 B14096 - 14-R0-0853FR01 7 A l'instant tl, le circuit maître met le signal CLK à un niveau bas, sensiblement égal au potentiel GND dans cet exemple. En outre, si l'interrupteur 53 du circuit maître est fermé (CTRLM dans l'état S2), le circuit maître positionne le 5 signal DATA au niveau haut en ouvrant son interrupteur 53 (CTRLM dans l'état S1). A un instant t3, postérieur au front montant suivant du signal CLK (instant t2), le circuit maître positionne le signal DATA au niveau bas (CTRLM dans l'état S2). Le circuit esclave voit un front descendant du signal DATA alors que le 10 signal CLK est au niveau haut, et se réveille. Un avantage de l'étape de réveil telle que décrite en relation avec la figure 2 est que la lecture du bus par le circuit esclave s'effectue de façon différentielle, ici lors d'un front descendant du signal DATA, ce qui permet au circuit 15 esclave de ne pas partager de potentiel de référence commun avec le circuit maître. En outre, du fait que les signaux CLK et DATA sont à des niveaux opposés entre les instants tl et t2, le circuit 21 est alimenté lors du front descendant du signal DATA à l'instant t3.

20 La figure 3 représente des chronogrammes illustrant la transmission d'un mot, dans cet exemple un mot de quatre bits '1', '0', '0' et '1', du circuit maître vers le circuit esclave. Ces chronogrammes représentent, de la même façon qu'en figure 2, l'allure des signaux CLK, CTRLs, CTRLM, et DATA.

25 Par défaut, l'interrupteur 51 du circuit esclave est ouvert (CTRLs dans l'état S1). Ainsi, le niveau du signal DATA ne dépend que de l'état de l'interrupteur 53 du circuit maître. Pour transmettre un bit d'un mot du circuit maître vers le circuit esclave, le circuit maître positionne, entre deux 30 instants encadrant un front montant du signal CLK, le signal DATA à un niveau correspondant à l'état du bit à transmettre. Le circuit esclave lit le bit sur ce front montant du signal CLK. Dans l'exemple représenté, la transmission successive des quatre bits du circuit maître vers le circuit esclave 35 intervient après l'étape de réveil (instant t3) telle que 3036513 B14096 - 14-R0-0853FR01 8 décrite en relation avec la figure 2. Les quatre bits du mot sont lus par le circuit esclave lors d'instants t5, t8, tll et t13 correspondant à quatre fronts montants successifs du signal CLK, postérieurs à l'instant t3.

5 A un instant t4, correspondant à un front descendant du signal CLK postérieur à l'instant t3 et antérieur à l'instant t5 (front montant du signal CLK), le circuit maître positionne le signal DATA au niveau haut (CTRLM dans l'état S1) pour transmettre un bit à l'état '1'. A l'instant t5, le circuit 10 esclave lit le premier bit du signal DATA à l'état '1'. Le circuit maître laisse son interrupteur dans le même état, ici ouvert (CTRLM dans l'état S1), au moins jusqu'au front descendant suivant du signal CLK (instant t6). A un instant t7, postérieur à l'instant t6 et 15 antérieur à l'instant t8 (front montant du signal CLK), le circuit maître positionne le signal DATA au niveau bas (CTRLM dans l'état S2) pour transmettre un bit à '0'. A l'instant t8, le circuit esclave lit le deuxième bit du signal DATA à l'état '0'. Le circuit maître laisse son interrupteur dans le même 20 état, ici fermé (CTRLM dans l'état S2), jusqu'au front descendant suivant du signal CLK (instant t9). A l'instant t9, le circuit maître positionne le signal DATA au niveau haut (CTRLM dans l'état S1), opposé au niveau bas du signal CLK. A un instant t10, postérieur à l'instant t9 et 25 antérieur à l'instant tll (front montant du signal CLK), le circuit maître positionne le signal DATA au niveau bas (CTRLM dans l'état S2) pour transmettre un bit à l'état '0'. A l'instant t11, le circuit esclave lit le troisième bit du signal DATA à l'état '0'. Le circuit maître laisse son interrupteur 30 dans le même état, ici fermé (CTRLM dans l'état S2), jusqu'au front descendant suivant du signal CLK (instant t12). A l'instant t12, le circuit maître positionne le signal DATA au niveau haut (CTRLM dans l'état S1) pour transmettre un bit à l'état '1'. A l'instant t13 (front montant 3036513 B14096 - 14-R0-0853FR01 9 du signal CLK), le circuit esclave lit le quatrième bit du signal DATA à l'état '1'. A la fin de la transmission du mot du circuit maître vers le circuit esclave, le signal CLK reste au niveau haut.

5 Un avantage du procédé de transmission tel que décrit en relation avec la figure 3 est que la lecture du bus par le circuit esclave s'effectue de façon différentielle, ici lors d'un front montant du signal CLK, ce qui permet au circuit esclave de ne pas partager de potentiel de référence commun avec 10 le circuit maître. En outre, le signal DATA est à un niveau opposé à celui du signal CLK entre les instants t3 et t5, t6 et t7, t8 et t10, et tll et t13, ce qui permet au circuit 21 du circuit esclave d'être alimenté lors de la lecture des bits sur les fronts montants du signal CLK.

15 En pratique, dans le procédé décrit en relation avec la figure 3, pour que le signal DATA soit correctement lu, c'est-à-dire mémorisé, par le circuit esclave, la durée entre les instants t7 et t8, et t10 et t11, est supérieure ou égale à un temps de stabilisation du signal DATA. Ce temps de 20 stabilisation dépend de la technologie utilisée et est généralement court devant la durée séparant deux fronts descendants successifs du signal CLK. Ainsi, lors de la transmission d'un bit à l'état '0', les signaux CLK et DATA sont au même niveau pendant une courte durée seulement.

25 La figure 4 représente des chronogrammes illustrant la transmission d'un mot, dans cet exemple un mot de quatre bits '0', '1', '0' et '1', du circuit esclave vers le circuit maître. Ces chronogrammes représentent, de la même façon qu'en figures 2 et 3, l'allure des signaux CLK, CTRLs, CTRLM, et DATA.

30 Pour transmettre un bit d'un mot du circuit esclave vers le circuit maître, le circuit maître ouvre son interrupteur 53 (CTRLM dans l'état S1) de sorte que le niveau du signal DATA ne dépend que de l'état de l'interrupteur 51 du circuit esclave. Le circuit esclave positionne alors, entre deux fronts 35 descendants successifs encadrant un front montant du signal CLK, 3036513 B14096 - 14-R0-0853FR01 10 le signal DATA à un niveau correspondant à l'état du bit à transmettre. Le circuit maître lit le bit sur ce front montant du signal CLK. Dans l'exemple représenté, les quatre bits du mot sont 5 lus par le circuit maître lors d'instants t15, t17, t19 et t21 correspondant à quatre fronts montants successifs du signal CLK. A un instant t14, correspondant au front descendant du signal CLK précédant l'instant t15, le circuit esclave positionne le signal DATA au niveau bas (CTRLs dans l'état S2) 10 pour transmettre un bit à l'état '0'. A l'instant t15 (front montant du signal CLK), le circuit maître lit le premier bit du signal DATA à l'état '0'. A un instant t16, correspondant au front descendant du signal CLK suivant l'instant t15 et précédant l'instant t17, le 15 circuit esclave positionne le signal DATA au niveau haut (CTRLs dans l'état S1) pour transmettre un bit à l'état '1'. A l'instant t17 (front montant du signal CLK), le circuit maître lit le deuxième bit du signal DATA à l'état '1'. La transmission du troisième bit à l'état '0' entre 20 des instants t18 et t20, correspondant à deux fronts descendants successifs du signal CLK encadrant l'instant t19 (front montant du signal CLK), s'effectue de la même façon que la transmission du premier bit entre les instants t14 et t16. A l'instant t20, antérieur au front montant du signal 25 CLK de l'instant t21, le circuit esclave positionne le signal DATA au niveau haut (CTRLs dans l'état S1) pour transmettre un bit à l'état '1'. A l'instant t21 (front montant du signal CLK), le circuit maître lit le quatrième bit du signal DATA à l'état '1'.

30 A la fin de la transmission du mot du circuit esclave vers le circuit maître, le signal CLK reste au niveau haut. Du fait que le circuit esclave ne voit pas de front descendant sur le signal CLK, le signal DATA reste au niveau correspondant à l'état du dernier bit lu par le circuit maître, dans cet exemple 35 le niveau haut.

3036513 B14096 - 14-R0-0853FR01 11 Un avantage du procédé de transmission tel que décrit en relation avec la figure 4 est que, là encore, la lecture du bus par le circuit maître s'effectue de façon différentielle. Un autre avantage est que les changements d'états de l'interrupteur 5 du circuit esclave sont déclenchés par les transitions de niveaux du signal CLK, ce qui permet que le signal de synchronisation soit fourni par le circuit maître. La figure 5 représente des chronogrammes illustrant une étape de mise en veille du circuit esclave après la 10 transmission d'un mot du circuit maître vers le circuit esclave. Ces chronogrammes représentent, de la même façon qu'en figures 2, 3 et 4, l'allure des signaux CLK, CTRLs, CTRLM, et DATA. Lors de l'étape de mise en veille, le circuit maître positionne le signal DATA pour qu'il présente un front montant 15 alors que le signal CLK est au niveau haut. Là encore, la lecture du bus se fait de façon différentielle. Une fois que le circuit esclave est en veille, le circuit esclave doit être de nouveau réveillé conformément à l'étape décrite en relation avec la figure 2.

20 Après la transmission d'un mot du circuit maître vers le circuit esclave (instant t22), comme cela a été décrit en relation avec la figure 3, le signal CLK est au niveau haut, l'interrupteur du circuit esclave est ouvert (CTRLs dans l'état S1) et le signal DATA est au niveau correspondant à l'état du 25 dernier bit transmis. A un instant t23, postérieur à l'instant t22, le circuit maître positionne le signal CLK à un niveau bas. A un instant t24, postérieur à l'instant t23, si le signal DATA est au niveau haut, le circuit maître positionne le signal DATA au 30 niveau bas (CTRLM dans l'état S2). A un instant t25, postérieur à l'instant t24, le circuit maître positionne le signal CLK au niveau haut. A un instant t26, postérieur à l'instant t25, le circuit maître positionne le signal DATA au niveau haut (CTRLM dans l'état S1). Le circuit esclave voit un front montant du 3036513 B14096 - 14-R0-0853FR01 12 signal DATA alors que le signal CLK est au niveau haut, et se met en veille. Une fois le circuit esclave en veille et alors que le signal CLK est au niveau bas, le circuit maître peut modifier le 5 niveau du signal DATA pour charger la capacité 23 du circuit esclave 3. Dans le procédé de communication décrit précédemment en relation avec les figures 1 à 5, un bit à l'état '1' ou '0' est transmis en positionnant le signal DATA au niveau 10 correspondant alors que le signal CLK est au niveau bas, et le circuit esclave est mis en veille ou réveillé en provoquant une transition du signal DATA alors que le signal CLK est au niveau haut. Dans la description faite précédemment, sauf 15 indication contraire, le terme "sensiblement" signifie à 10 % du potentiel VDD près, de préférence à 5 % du potentiel VDD près. Dans un exemple d'application, la capacité 23 a une valeur de 10 nF et le potentiel VDD est égal à 2,5 V. La durée de transmission d'un octet peut alors être comprise entre 20 et 20 30 ps, par exemple environ 26 ps. En outre, dans cet exemple d'application, entre la transmission d'un octet et la transmission de l'octet suivant, le circuit maître peut maintenir le signal CLK à un niveau haut et le signal DATA à un niveau bas pendant 5 à 15 ps, par exemple environ 10 ps, pour 25 charger la capacité. On constate alors un taux moyen de transmission compris entre 250 et 300 kbits.s-1, par exemple 270 kbits.s-1. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de 30 l'art. En particulier, bien que l'on ait décrit un procédé de communication dans lequel la lecture d'un bit s'effectue sur un front montant du signal CLK, ce procédé s'applique également dans le cas où la lecture d'un bit s'effectue sur un front descendant du signal CLK. Dans ce cas, un bit à l'état '1' ou 35 '0' est transmis en positionnant le signal DATA au niveau 3036513 B14096 - 14-R0-0853FR01 13 correspondant alors que le signal CLK est au niveau haut, et le circuit esclave est mis en veille ou réveillé en provoquant une transition du signal DATA alors que le signal CLK est au niveau bas. De même, les étapes de réveil et de mise en veille ont été 5 décrites avec des fronts descendants et respectivement montants du signal DATA. Ce procédé s'applique également dans le cas où les étapes de réveil et de mise en veille sont effectuées avec des fronts montants et respectivement descendants du signal DATA.

10 On a indiqué précédemment qu'un bit est à l'état '1' quand le signal DATA est à un niveau haut, et à l'état '0' quand le signal DATA est à un niveau bas. Ce codage peut être inversé. En outre, bien que l'on ait décrit des transmissions de mots de quatre ou huit bits, le procédé de communication s'applique à la 15 transmission d'un seul bit ou de mots comportant un nombre quelconque de bits. Bien que l'on ait représenté en figure 1 un système ne comprenant qu'un seul circuit esclave, l'homme de métier peut appliquer le procédé de communication décrit précédemment à un 20 système comprenant plusieurs circuits esclaves, par exemple en combinant le procédé de communication avec des protocoles connus d'adressage des circuits esclaves. De plus, bien que l'on ait décrit un système dans lequel le conducteur du bus véhiculant le signal de données DATA est à un niveau haut au repos, le procédé 25 de communication s'applique également au cas où ce conducteur est à un niveau bas au repos. Par ailleurs, les procédés de transmission, de réveil et de mise en veille s'appliquent également dans le cas où le pont redresseur de tension est de type simple alternance, et dans le cas où le circuit esclave 3 30 comprend une source d'alimentation de type batterie plutôt qu'un pont redresseur associé à une capacité. Enfin, certaines étapes du procédé de communication s'appliquent également dans le cas où le bus est unidirectionnel.

Claims

REVENDICATIONS1. Procédé de communication, sur un bus bifilaire (5, 11), entre un premier circuit (1) fournissant un premier signal numérique (CLK) et un deuxième circuit (3, 21), dans lequel, pour transmettre un bit d'un circuit émetteur (1 ; 3, 21) parmi le premier circuit et le deuxième circuit vers l'autre circuit (3, 21 ; 1), le circuit émetteur positionne un deuxième signal numérique (DATA) en fonction de l'état du bit à transmettre alors que le premier signal est à un premier niveau (GND).
2. Procédé de communication selon la revendication 1, dans lequel le bit est lu sur une transition du premier signal (CLK).
3. Procédé selon la revendication 1 ou 2, comprenant, en outre, une étape de réveil du deuxième circuit (3, 21) dans 15 laquelle le premier circuit (1) provoque une transition d'un premier type du deuxième signal (DATA) alors que le premier signal (CLK) est à un deuxième niveau (VDD) différent du premier niveau (GND).
4. Procédé de communication selon la revendication 3, 20 comprenant, en outre, une étape de mise en veille du deuxième circuit (3, 21) dans laquelle le premier circuit (1) provoque une transition d'un deuxième type du deuxième signal (DATA) alors que le premier signal (CLK) est au deuxième niveau (VDD).
5. Procédé de communication selon la revendication 4, 25 dans lequel la transition du premier type est un front descendant et la transition du deuxième type est un front montant.
6. Procédé de communication selon l'une quelconque des revendications 1 à 5, dans lequel, lors de la transmission d'un 30 bit du premier circuit (1) vers le deuxième circuit (3, 21), alors que le premier signal (CLK) est au premier niveau (GND) et avant de positionner le deuxième signal (DATA) en fonction de l'état du bit à transmettre, le premier circuit positionne le deuxième signal à un niveau (VDD) différent du premier niveau. 3036513 B14096 - 14-R0-0853FR01
7. Système comprenant un premier circuit (1) et au moins un deuxième circuit (3, 21) adaptés à la mise en oeuvre du procédé de communication selon l'une quelconque des revendications 1 à 6. 5
8. Système selon la revendication 7, dans lequel : le premier circuit (1) est alimenté par une tension référencée à un premier potentiel (GND), et comprend un premier interrupteur (53) pour coupler, au premier potentiel, un conducteur (5) du bus véhiculant le deuxième signal (DATA) ; 10 le deuxième circuit (3, 21) est couplé à un potentiel haut (VH) et à un potentiel bas (VL), et comprend un deuxième interrupteur (51) pour coupler ledit conducteur (5) au potentiel bas ; et un élément résistif (16) couple ledit conducteur (5) à 15 un deuxième potentiel (VDD) de ladite tension.
9. Système selon la revendication 8, dans lequel le potentiel haut (VH) et le potentiel bas (VL) sont extraits du bus.