FR3066033A1 - Dispositif d'etage tampon, en particulier apte a etre connecte sur un bus du type interface de peripherique serie - Google Patents

Dispositif d'etage tampon, en particulier apte a etre connecte sur un bus du type interface de peripherique serie Download PDF

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Abstract

Le dispositif d'étage tampon (DIS) comporte une entrée de données (ED) pour recevoir un signal de données (DAT), une entrée d'horloge (ECL) pour recevoir un signal d'horloge (CLK), une sortie de données (SD) et des moyens de traitement (MTR) configuré pour délivrer sur la sortie de données (SD) les données dudit signal de donnée (DAT) de manière synchrone avec des cycles d'horloges (CCL) du signal d'horloge (CLK). Les moyens de traitement (MTR) comportent un premier module tampon (ACBUF) configuré pour délivrer sur la sortie de données (SD) chaque donnée de manière synchrone avec un premier front du signal d'horloge (F1) et pendant une première moitié de cycle d'horloge (CCL), et un deuxième module tampon (DCBUF) configuré pour maintenir ladite donnée sur la sortie de données (SD) pendant la deuxième moitié du cycle d'horloge (CCL).

Description

D ispositif d’étage tampon, en particulier apte à être connecté sur un bus du type interface de périphérique série
Des modes de réalisation de l’invention concernent les dispositifs d’étage tampon de sortie, notamment ceux couplés en sortie d’un autre composant, par exemple une mémoire non volatile, communément désignés par l’homme du métier sous le vocable anglosaxon « output buffer ». De tels dispositifs d’étage tampon de sortie sont par exemple connectés sur un bus du type interface de périphérique série (SPI pour « Serial Peripheral Interface »).
Deux principales caractéristiques des étages tampons de sortie synchrones habituels sont le temps de commutation (c’est-à-dire le temps nécessaire aux circuits logiques du tampon pour transmettre en sortie une donnée présente en entrée, au moment d’un front d’horloge) et la quantité de courant fournie en sortie, à répartir en entrée des circuits qui y sont connectés (le nombre de circuits, connectés à elle, qu’une sortie peut supporter étant usuellement désignée par le terme anglais « fan out »).
Il est préférable que le temps de commutation soit le plus court possible, et que le « fan out » soit élevé, notamment dans les systèmes à logique « transistor-transistor » (TTL), ou les systèmes de transistors NMOS/PMOS.
Ces deux grandeurs sont liées, et réduire l’impédance de sortie du tampon augmente le « fan out » et diminue le temps d’accès.
Les systèmes actuels réalisés en technologie CMOS requièrent en revanche un courant d’entrée nul, et les fréquences de communications, notamment sur un bus SPI, sont de plus en plus élevés. Ainsi le temps de commutation est devenu primordial dans systèmes CMOS modernes.
La figure 1 représente un exemple de tampon de sortie, dans lequel un montage inverseur comportant une paire de transistor MOS permet d’appliquer sur un nœud de sortie SD un signal de niveau « haut » ou de niveau « bas ». Un transistor NMOS abaisseur (« pull down ») MN est connecté entre une source de tension de référence VSS et la borne de sortie SD, et un transistor élévateur (« pull up ») MP est connecté entre une source de tension d’alimentation VDD et la borne de sortie SD.
Les transistors abaisseurs MN et élévateurs MP sont commandés par un circuit logique de commande CTLGO les plaçant dans des états passant ou bloqué, en fonction d’un signal d’activation (ON, /ON) et d’un signal représentatif de la donnée à communiquer.
Par ailleurs, le circuit logique de commande CTLGO est configuré pour minimiser l’apparition de courts-circuits entre la source de tension de référence haute VDD et la source de tension de référence basse VSS. Ce type de court-circuit (« crossover conduction ») apparaît lorsqu’un inverseur change d’état, lors d’un instant de collision, au cours duquel les deux transistors sont passants en même temps. Cela produit une consommation fugace d’un courant très élevé.
Par conséquent le circuit logique de commande CTLGO est configuré pour minimiser ce courant de court-circuit en empêchant un transistor de passer à l’état passant avant que l’autre ne soit passé à l’état bloqué.
Le circuit logique de commande CTLGO comporte des portes logiques à trois entrées, commandant respectivement le transistor élévateur MP ou le transistor abaisseur MN. Les portes logiques reçoivent la valeur logique de la donnée à transmettre /dataO, un signal d’activation ON, /ON, et le signal présent sur la grille de l’autre transistor MN, MP.
Un inverseur de commande permet d’appliquer la tension de commande à une valeur correspondant à chaque transistor MN, MP, à partir des signaux logiques sortant desdites portes logiques.
Ce montage dit anticollision permet, lors d’une commutation, d’attendre qu’un transistor soit bloqué avant de rendre passant l’autre transistor. D’autre part, les transistors abaisseur MN et élévateur MP sont dimensionnées de façon à ce que leurs impédances à l’état passant soient suffisamment basses pour convenir à des exigences de temps d’accès aux données, pour une valeur capacitive donnée sur la borne de sortie de données SD (par exemple de quelques dizaines de pico Farads).
Les données reçues par le tampon proviennent d’une bascule D (DFF) déclenchée sur front d’un signal d’horloge CLK.
Ainsi, la durée de commutation d’un tel étage tampon comprend le temps de propagation dans la bascule DFF, le temps de propagation dans les portes logiques du circuit logique de commande CTLGO, le retard du montage anticollision ainsi qu’un retard R*C provenant de la capacité C sur la borne de sortie SD (R étant la résistance à l’état passant des transistors MN et MP). A partir d’un front d’horloge, le temps de propagation dans la bascule D comporte (en termes de « couche logique », représentative d’un retard élémentaire) deux couches logiques pour la génération du signal d’horloge, et deux couches logiques pour la propagation du signal de données.
Le circuit logique de commande CTLGO, avec montage anticollision, introduit un retard de deux couches logiques pour la commande d’un transistor à l’état bloqué, puis de deux couches logiques pour la commande de l’autre transistor à l’état passant. Cela fait un retard total de huit couches logiques.
Dans les dispositifs tampon habituels, une augmentation de la vitesse de commutations est obtenue en désactivant ou en retirant les montages anticollisions, et cela produit des courants de court-circuit importants.
Par ailleurs, l’optimisation de la vitesse de commutation requiert une commutation très rapide des transistors de l’étage tampon, d’un état bloqué à un état passant. Cela nécessite de réaliser de plus gros transistors, qui présentent une impédance à l’état passant plus faible, et génèrent des courants de courts-circuits d’autant plus importants.
Par conséquent, actuellement un compromis doit être choisi entre la vitesse de commutation et la consommation provenant des courts-circuits de collision, et améliorer l’une de ces caractéristiques détériore l’autre.
Or, dans les technologies actuelles, la vitesse de commutation et les économies d’énergie sont primordiales et il est souhaitable de les augmenter conjointement. A cet égard, il est proposé selon un aspect un dispositif d’étage tampon, comportant une entrée de données pour recevoir un signal de données, une entrée d’horloge pour recevoir un signal d’horloge, une sortie de données et des moyens de traitement couplés à l’entrée de données, à l’entrée d’horloge et à la sortie de données et configurés pour délivrer sur la sortie les données dudit signal de données de manière synchrone avec des cycles d’horloges du signal d’horloge. Selon une caractéristique générale de ce dispositif, les moyens de traitement comportent un premier module tampon configuré pour délivrer sur la sortie de données chaque donnée de manière synchrone avec un premier front du signal d’horloge et pendant une première moitié de cycle d’horloge, et un deuxième module tampon configuré pour maintenir ladite donnée sur la sortie de données pendant la deuxième moitié du cycle d’horloge.
Ainsi, le premier module tampon est en charge d’une phase dynamique de la transmission de donnée, commençant à un premier front d’horloge traduisant d’une potentielle transition de la valeur logique de la donnée. A l’issue d’une première moitié d’un cycle d’horloge, dans l’exemple du protocole SPI, le circuit récepteur à normalement chargé la donnée communiquée sur le bus SPI. Ce premier module tampon peut par exemple être configuré pour avoir un temps de commutation très rapide.
Le deuxième module tampon est quant à lui utilisé pour délivrer une donnée lors d’une deuxième moitié du cycle d’horloge en cours, au cours d’une phase dite statique, ne comportant pas de transition de la donnée précédente. Ce deuxième module tampon peut par exemple être configuré pour optimiser la consommation de courant en phase statique.
Selon un mode de réalisation, le premier module tampon est configuré pour, en cas de délivrance conjointe sur la sortie de données d’une première donnée par le premier module tampon et d’une deuxième donnée par le deuxième module tampon, imposer la première donnée sur la sortie de données.
Ainsi, en cas de collision lors d’une transition de la donnée à transmettre sur la sortie, c’est la nouvelle donnée qui est communiquée sur la sortie de données du dispositif, permettant ainsi d’augmenter la vitesse de commutation du dispositif d’étage tampon, en évitant une incertitude de la donnée en sortie pendant le temps de la collision.
Selon un mode de réalisation, le premier module tampon comporte un premier transistor élévateur et un premier transistor abaisseur ayant chacun une impédance à l’état passant inférieure à une référence basse, et le deuxième module tampon comporte un deuxième transistor élévateur et un deuxième transistor abaisseur ayant chacun une impédance à l’état passant supérieure à une référence haute.
Ainsi le premier module tampon présente un temps de commutation très rapide et prend le dessus sur le deuxième module tampon en cas de collision, le deuxième module tampon écoule un courant relativement faible en cas de collision, et permet de répondre à des contraintes de valeurs minimale du niveau haut de la tension de sortie, et de valeur maximale du niveau bas de la tension de sortie.
Par exemple, la référence basse peut être fixée à 40 ohms et la référence haute peut être fixée à 1000 ohms.
Selon un mode de réalisation, chacun desdits premier et deuxième transistors élévateurs a sa source couplée à une source de tension de référence de niveau haut et a son drain couplé à la sortie de données, et chacun desdits premier et deuxième transistors abaisseurs a sa source couplée à une source de tension de référence de niveau bas, et a son drain couplé à la sortie de données.
Selon un mode de réalisation, les moyens de traitement comportent un générateur de signaux déclencheurs couplé à l’entrée d’horloge et configuré pour générer des premier et deuxième signaux déclencheurs de module tampon déclenchant la délivrance de chaque donnée par respectivement le premier module tampon et le deuxième module tampon.
Le générateur de signaux déclencheurs peut être configuré pour, lors d’un premier front du signal d’horloge, commander la délivrance d’une première donnée par le premier module tampon puis commander un arrêt de la délivrance d’une deuxième donnée par le deuxième module tampon.
Le générateur de signaux déclencheurs peut être configuré pour, lors d’un deuxième front du signal d’horloge, commander la délivrance d’une première donnée par le deuxième module tampon puis commander un arrêt de la délivrance de la première donnée par le premier module tampon.
Selon un mode de réalisation, les moyens de traitement comportent une première bascule et une deuxième bascule destinées à communiquer chaque donnée du signal de donnée respectivement au premier module tampon et au deuxième module tampon, le générateur de signaux déclencheurs étant configuré pour générer des signaux d’horloges commandant respectivement lesdites bascules de façon à charger par anticipation lesdites bascules avec chaque donnée, avant les déclenchements respectifs des délivrances de chaque donnée par les modules tampons.
Le générateur de signaux déclencheurs est avantageusement configuré pour commander la première bascule dans un état stable pendant un niveau bas du signal d’horloge maître et dans un état apte à charger une donnée pendant un niveau haut du signal d’horloge, et pour commander la deuxième bascule dans un état apte à charger une donnée pendant un niveau bas du signal d’horloge et dans un état stable pendant un niveau haut du signal d’horloge.
Par exemple la sortie de données peut être destinée à être connectée sur un bus du type interface de périphérique série.
Le dispositif est par ailleurs avantageusement réalisé de façon intégrée au sein d’un circuit intégré.
Il est également proposé un système comportant une mémoire non-volatile du type électriquement effaçable et programmable, comportant un plan-mémoire et apte à réaliser une opération de lecture dans le plan-mémoire, et un dispositif d’étage tampon tel que défini ci-avant dans lequel ledit signal de donnée reçu par ledit dispositif d’étage tampon est issu d’une opération de lecture dans ledit plan-mémoire.
Un appareil électronique, tel qu’un téléphone portable ou une prothèse auditive, peut avantageusement comporter un tel système. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 représente schématiquement un tampon de sortie habituel ; - les figures 2 à 7 représentent schématiquement des exemples de modes de réalisation et de mise en œuvre de l’invention.
La figure 2 représente un exemple de dispositif d’étage tampon DIS, comportant une entrée de données ED, une entrée d’horloge ECL, une sortie de données SD.
Des moyens de traitement MTR sont couplés auxdites entrées ED, ECL, et à la sortie SD, et comportent un générateur de signaux déclencheurs LZGEN, une première bascule ACDFF et un premier module tampon ACBUF, ainsi qu’une deuxième bascule DCDFF et un deuxième module tampon DCBUF.
Un signal de données DAT, par exemple issues d’une lecture d’un plan-mémoire d’une mémoire de type EEPROM, est transmis sur l’entrée de données ED, et un signal d’horloge CLK est transmis sur l’entrée d’horloge ECL.
Le signal d’horloge CLK provient par exemple d’un dispositif maître sur un bus SPI, et est un signal oscillant en échelons, de façon classique et connue. Les niveaux haut et bas du signal d’horloge sont appelés polarités et la période du signal d’horloge est appelée cycle d’horloge. Une transition d’une polarité basse vers une polarité haute (et inversement) est appelée front montant (et respectivement front descendant).
Le générateur de signaux déclencheurs LZGEN est configuré pour générer, à partir du signal d’horloge CLK, un premier signal d’horloge CLKAC en phase avec le signal CLK, un deuxième signal d’horloge CLKDC en opposition de phase avec le signal CLK et des signaux déclencheurs LZAC, LZDC destinés à commander les modules tampons ACBUF, DCBUF.
Les signaux déclencheurs LZ AC, LZ DC commandent une activation conditionnelle et périodique des modules tampon en fonction de la polarité du signal d’horloge. Les signaux déclencheurs LZ AC, LZ DC sont générés de façon à être en opposition de phase, avec cependant des superpositions lors des transitions du signal d’horloge CLK (c’est-à-dire les deux signaux à un niveau haut au même instant).
Les bascules ACDFF, DCDFF sont déclenchées sur front d’un signal d’horloge appliqué sur une entrée Clk, et une donnée logique présente sur une entrée Din est maintenue sur une sortie DataO, ainsi que la contraposée de cette donnée sur une sortie /DataO, jusqu’à un prochain front du signal d’horloge.
Les entrées Clk des bascules ACDFF, DCDFF reçoivent respectivement les signaux d’horloges CLKAC, CLKDC générés par le générateur de signaux déclencheurs CLKGEN, et les entrée Din reçoivent le signal de données DAT à transmettre sur la sortie de données SD du dispositif d’étage tampon DIS.
Les modules tampons ACBUF, DCBUF reçoivent sur une entrée /Data le signal transmis par les sorties /DataO des bascules respectives ACDFF, DCDFF, sur une entrée Lz2 les signaux déclencheurs respectifs LZ_AC, LZ_DC, ainsi que des signaux d’activation ON, /ON sur des entrées Lzl, /Lzl. Chaque modules tampons ACBUF, DCBUF comporte une sortie Out toutes deux reliées à la sortie de données SD.
Les signaux déclencheurs LZ AC, LZ DC lorsqu’ils sont à un niveau haut activent les modules tampons de sortie respectifs ACBUF et DCBUF, qui délivrent en sortie Out la valeur contraposée du signal logique présent sur leurs entrées /Data.
Le générateur de signaux déclencheurs est configuré pour générer les signaux déclencheurs LZ AC, LZ DC de façon à ce que le premier module tampon ACBUF délivre sur la sortie de données SD chaque donnée DAT de manière synchrone avec un premier front du signal d’horloge CLK et pendant une première moitié de cycle d’horloge, et de façon à ce que le deuxième module tampon DCBUF maintienne ladite donnée DAT sur la sortie de données SD pendant la deuxième moitié du cycle d’horloge.
La figure 3 représente un exemple de mode de réalisation du générateur de signaux déclencheurs LZGEN.
Dans cet exemple, le générateur de signaux déclencheurs LZGEN présente une structure de verrou RS, comportant deux portes NON-ET NE31 et NE32, la sortie de chacune étant rebouclée sur une entrée de l’autre. L’autre entrée de la première porte NON-ET NE31 est reliée à l’entrée d’horloge ECL et reçoit le signal d’horloge CLK. L’autre entrée de la deuxième porte NON-ET NE32 reçoit quant à elle le signal inversé du signal d’horloge CLK, via un inverseur 131. Ce signal inversé est utilisé comme signal d’horloge CLKDC. Le signal CLKAC est obtenu par l’intermédiaire d’un inverseur 132 inversant le signal CLKDC.
La sortie de la première porte NON-ET NE31 délivre le premier signal déclencheur LZ AC, et la sortie de la deuxième porte NON-ET NE32 délivre le deuxième signal déclencheur LZ DC.
De par sa conception en portes NON-ET, une transition d’un signal déclencheur LZ AC, LZ DC d’un niveau haut vers un niveau bas nécessite que l’autre signal déclencheur soit stabilisé à un niveau haut, tandis qu’une transition d’un niveau bas vers un niveau haut peut se faire quelle que soit la valeur de l’autre signal.
Ainsi, à chaque front d’horloge du signal CLK, une superposition à l’état haut des deux signaux LZ AC et LZ DC se produit, pendant un court instant de stabilisation des circuits logiques du générateur de signaux déclencheurs LZGEN.
En d’autres termes, lors d’un premier front du signal d’horloge, le générateur de signaux déclencheurs commande la délivrance d’une première donnée par le premier module tampon ACBUF puis commande un arrêt de la délivrance d’une deuxième donnée (c’est-à-dire la donnée précédent la première donnée) par le deuxième module tampon DCBUF.
En outre, lors d’un deuxième front du signal d’horloge, le générateur de signaux déclencheurs commande la délivrance d’une première donnée par le deuxième module tampon DCBUF puis commande un arrêt de la délivrance de la première donnée par le premier module tampon ACBUF.
Ces superpositions des signaux déclencheurs LZAC, LZDC apparaîtront plus en détails ci-après en relation avec la figure 6.
La figure 4 représente un exemple de mode de réalisation des bascules ACDFF, DCDFF.
La première bascule ACDFF et la deuxième bascule DCDFF présentent une architecture identique et classique de bascule D.
Chaque bascule ACDFF-DCDFF comporte deux portes du type ET-OU inverseur AOI41, AOI42 ayant chacune deux entrées ET et une entrée non-OU.
Les portes logiques complexes du type ET-OU inverseur présentent l’avantage d’avoir une seule couche logique de délai à la commutation.
Les deux portes ET-OU inverseur AOI41, AOI42 reçoivent sur une première entrée ET un signal d’horloge présent sur une entrée d’horloge Clk de la bascule.
Une deuxième entrée ET de chaque porte ET-OU inverseur AOI41, AOI42 reçoit respectivement un signal de données présent sur une entrée DIn de la bascule et ce signal de données inversé par un inverseur 146.
La sortie /DataO de la porte ET-OU inverseur AOI41 est connectée à l’entrée non-OU de l’autre porte ET-OU inverseur AOI42 et la sortie DataO de cette autre porte ET-OU inverseur AOI42 est connectée à l’entrée non-OU de la porte ET-OU inverseur AOI41.
Ainsi, les deux sorties DataO, /DataO délivrent respectivement le signal logique appliqué sur l’entrée Din et la contraposée de ce signal, en suivant ses transitions lorsque le signal d’horloge est à un niveau haut, et en maintenant le signal précédent lorsque le signal d’horloge est à un niveau bas.
Dans le cadre du dispositif d’étage tampon DIS décrit ci-avant en relation avec la figure 2, le premier signal d’horloge CLKAC est fourni sur l’entrée Clk de la première bascule ACDFF et le deuxième signal d’horloge CLKDC est fourni sur l’entrée Clk de la deuxième bascule DCDFF, la donnée DAT est fournie sur les entrées Din des deux bascules et les sorties /DataO, DataO sont respectivement connectées aux entrées /Data, Data du premier et du deuxième module tampon ACBUF, DCBUF.
La figure 5 représente un exemple de mode de réalisation de l’un ou l’autre des premier module tampon ACBUF et deuxième module tampon DCBUF.
Le premier module tampon ACBUF comporte un premier transistor élévateur ACMP, de type PMOS, dont la source est couplée à une source de tension de référence de niveau haut VDD et dont le drain est couplé à la sortie Out dudit module tampon, ainsi qu’un premier transistor abaisseur ACMN, de type NMOS, dont la source est couplée à une source de tension de référence de niveau bas VSS, et dont le drain est couplé à la sortie Out dudit module tampon.
La sortie Out du premier module tampon ACBUF est destinée à être couplée à la sortie de données SD du dispositif d’étage tampon DIS.
Par ailleurs, le premier transistor élévateur ACMP et le premier transistor abaisseur ACMN ont chacun une impédance à l’état passant inférieure à une référence basse, par exemple de 40 ohms.
En effet, dans l'exemple d'un circuit SPI, dans le cas où les données sont émises sur front descendant de signal d'horloge et verrouillées par un récepteur sur front montant du signal d'horloge, une communication à 100 MHz nécessite que le signal de données ait atteint le niveau valide au plus tard 5ns après le front descendant, sur un bus ayant une valeur capacitive de 30 pF. En tenant compte des retards internes des circuits logiques, la durée maximale de transition des données est de l'ordre de 2 ns. Ceci correspond à une impédance maximale de l'ordre de 40 Ohms, pour les premiers transistors élévateur ACMP et abaisseur ACMN à l’état passant.
Ainsi le premier module tampon ACBUF délivre sur sa sortie Out un signal « fort » et présente un temps de commutation très rapide.
Le deuxième module tampon DCBUF comporte un deuxième transistor élévateur DCMP, de type PMOS, dont la source est couplée à une source de tension de référence de niveau haut VDD et dont le drain est couplé à la sortie Out dudit module tampon, et un deuxième transistor abaisseur DCMN, de type NMOS, dont la source est couplée à une source de tension de référence de niveau bas VSS, et dont le drain est couplé à la sortie Out dudit module tampon.
La sortie Out du deuxième module tampon DCBUF est également destinée à être couplée à la sortie de données SD du dispositif d’étage tampon DIS.
Par ailleurs, le deuxième transistor élévateur DCMP et le deuxième transistor abaisseur DCMN ont chacun une impédance à l’état passant supérieure à une référence haute, par exemple de 1000 ohms.
En effet, une contrainte typique est une valeur minimale de niveau haut à Vdd-0,2 V et une valeur maximale de niveau bas à Vss+0,2 V pour une charge de 100 μΑ (avec Vdd la valeur de la tension de référence de niveau haut, et Vss la valeur de la tension de référence de niveau bas). Cela donne une impédance maximale d'environ 2000 Ohms pour les deuxièmes transistors élévateur DCMP et abaisseur DCMN, à l’état passant.
Il est donc possible de dimensionner les deuxièmes transistors afin qu’ils aient une impédance à l’état passant la plus haute possible et inférieure à 2000 Ohms, par exemple supérieure à 1000 Ohms.
Ainsi le deuxième module tampon DCBUF délivre sur sa sortie Out un signal « faible » et présente un temps de commutation plus long, mais écoule peu de courant sur la sortie SD.
Chacun des modules tampon ACBUF, DCBUF comporte un circuit logique de commande CTLG ayant la même architecture, dans lequel des inverseurs 151, 152 fournissent des tensions de grille convenant à la commande du transistor élévateur ACMP-DCMP et du transistor abaisseur ACMN-DCMN respectifs.
Le circuit logique de commande CTLG comporte une porte NON-ET à trois entrées NE50 recevant un signal d’activation sur une entrée Lzl, un signal de déclenchement sur une entrée Lz2 et un signal de donnée sur une entrée /Data. La sortie de la porte NE50 est connectée à l’entrée de l’inverseur 152.
Une porte NON-OU à trois entrées NO50 reçoit quant à elle la contraposée du signal d’activation sur une entrée /Lzl, le signal de déclenchement sur l’entrée Lz2 inversé par un inverseur 150 et un signal de donnée sur une entrée /Data. La sortie de la porte NO50 est connectée à l’entrée de l’inverseur 151.
Ainsi, lorsque le signal d’activation ON est à un niveau haut sur Lzl (et sa contraposée /ON à un niveau bas sur /Lzl), et que le signal déclencheur LZAC-LZDC est à un niveau haut sur Lz2, le module tampon ACBUF-DCBUF délivre une tension de référence haute VDD ou basse VSS représentative de la valeur logique contraposée du signal sur l’entrée /Data (c’est-à-dire, dans le cadre du dispositif décrit en relation avec la figure 2, la valeur logique du signal DAT, chargée dans les bascule dont la contraposée est transmise sur l’entrée /Data).
La figure 6 représente les chronogrammes de différents signaux du dispositif d’étage tampon DIS décrit précédemment en relation avec les figures 2 à 5, par exemple dans le cadre d’une communication de données sur un bus SPI.
Un signal d’horloge CLK est reçu sur l’entrée ECL et cadence la mise en œuvre des opérations du dispositif d’étage tampon DIS.
Un cycle d’horloge CCL comporte un premier front Fl (ici un front descendant), suivi d’une première polarité d’horloge (ici un niveau bas), un deuxième front F2 (ici un front montant), suivi d’une deuxième polarité d’horloge (ici un niveau haut).
Le premier signal d’horloge CLKAC et le deuxième signal d’horloge CLKDC sont respectivement en phase et en opposition de phase avec le signal d’horloge CLK.
Les données DAT sont transmises sur l’entrée de données ED de façon synchronisée avec les cycles d’horloge CCL mais avec un décalage temporel. Ainsi une donnée DATi est transmise sur l’entrée Din de la première bascule ACDFF avant le front descendant du premier signal d’horloge CLKAC.
Par conséquent la première bascule est chargée par anticipation d’un temps TAC, supérieur au temps nécessaire à l’établissement de l’équilibre des portes logiques qu’elle comporte.
La première bascule délivre donc sur sa sortie /DataO la valeur logique contraposée de cette donnée DATi avant le front descendant Fl du cycle CCL.
Le premier module tampon ACBUF est par conséquent « préparé » à transmettre le signal logique de la donnée DATi sur la sortie de données SD, dès que le premier signal déclencheur LZ AC passera à un niveau haut.
Dans le premier module tampon ACBUF, les premiers transistors élévateur ACMP et abaisseur ACMN sont bloqués car le premier signal déclencheur LZ AC est à un niveau bas, et l’entrée /Data supporte par anticipation le signal de donnée.
Le front descendant Fl du signal d’horloge CLK produit une transition d’un niveau bas vers haut du premier signal déclencheur LZ AC, laquelle supporte un retard d’une seule couche logique issu de la commutation de la porte NE31, dans l’exemple d’architecture décrite précédemment en relation avec la figure 3.
Le premier signal déclencheur LZ AC déclenche, à partir de son front montant, le circuit logique de commande CTLG commandant la conduction de l’un ou l’autre des premiers transistors élévateur ACMP ou abaisseur ACMN relativement à la valeur logique sur l’entrée /Data.
Etant donné que la donnée est appliquée à l’entrée /Data par anticipation, aucun conflit interne entre les transistors élévateur ACMP et abaisseur ADMN ne peut se produire lors de ladite commande (c’est-à-dire qu’ils ne peuvent pas être simultanément à l’état passant).
Ainsi, le délai de transmission du premier module tampon ACBUF provient de deux couches logiques NE50 et 152, ou de trois couches logiques 150, NO50 et 151 au maximum.
Par conséquent, la transmission de la donnée DATi sur la sortie de données SD est retardée par seulement quatre couches logiques au maximum, à partir du front descendant Fl du signal d’horloge CLK.
En outre, les transistors élévateur ACMP et abaisseur ACMN étant dimensionnés de façon à avoir une impédance à l’état passant inférieure à une référence basse, par exemple de 40 ohms dans le cadre d’un bus SPI, commutent très rapidement, rendant d’autant plus rapide la transmission des données sur la sortie de données SD.
Le premier module tampon ACBUF délivre ainsi la donnée DATi sur la sortie SD pendant une première moitié 10 du cycle d’horloge CCL, pendant le niveau haut jusqu’au passage à un niveau bas du premier signal de déclenchement LZ AC, correspondant au front montant F2 du signal d’horloge CLK.
De même, la donnée DATi est transmise sur l’entrée DIn de la deuxième bascule DCDFF avant le front descendant du deuxième signal d’horloge CLKDC.
Par conséquent la deuxième bascule DCDFF est chargée par anticipation d’un temps TDC, supérieur au temps nécessaire à l’équilibre des portes logiques qu’elle comporte.
La deuxième bascule délivre donc sur sa sortie /DataO la valeur logique contraposée de cette donnée DATi avant le front montant F2 du cycle CCL.
Le deuxième module tampon DCBUF est par conséquent « préparé » à transmettre le signal logique de la donnée DATi sur la sortie SD, dès que le deuxième signal déclencheur LZ DC passera à un niveau haut.
Dans le deuxième module tampon DCBUF, les deuxièmes transistors élévateur ACMP et abaisseur ACMN sont bloqués car le deuxième signal déclencheur LZ DC est à un niveau bas, et l’entrée /Data supporte par anticipation le signal de donnée.
Le front montant F2 du signal d’horloge CLK produit une transition d’un niveau bas vers haut du deuxième signal déclencheur LZ DC, supportant un retard de deux couches logiques issu des commutations des deux portes 131 et NE32, dans l’exemple d’architecture décrit précédemment en relation avec la figure 3.
Le deuxième signal déclencheur LZ DC à un niveau haut déclenche le circuit logique de commande CTLG, commandant la conduction de l’un ou l’autre des deuxièmes transistors élévateur DCMP ou abaisseur DCMN relativement à la valeur logique sur l’entrée /Data.
Etant donné que la donnée est appliquée à l’entrée /Data par anticipation, aucun conflit interne entre les transistors élévateur DCMP et abaisseur CDMN ne peut se produire lors de ladite commande (c’est-à-dire qu’ils soient simultanément à l’état passant).
Par ailleurs, le front montant F2 du signal d’horloge CLK produit une transition d’un niveau haut vers bas du premier signal déclencheur LZ AC, conditionnée par le passage au niveau haut du deuxième signal déclencheur LZ DC. Par conséquent ladite transition d’un niveau haut vers bas du premier signal déclencheur LZ AC supporte un retard de trois couches logiques issu des commutations des trois portes 131, NE32 et NE31, dans l’exemple d’architecture décrit précédemment en relation avec la figure 3.
Ainsi, pendant un instant 30 de superposition, le premier signal déclencheur LZ AC et le deuxième signal déclencheur LZ DC sont conjointement à un niveau haut et les modules tampons respectifs ACBUF et DCBUF délivrent conjointement une donnée sur la sortie SD.
Cela étant, comme le deuxième module tampon DCBUF délivre la même donnée DATi que le premier module tampon ACBUF, cette superposition ne génère pas de conflit.
Le deuxième module tampon DCBUF délivre alors la donnée DATi pendant une deuxième moitié 20 du cycle d’horloge CCL, jusqu’au passage à un niveau bas du deuxième signal déclencheur LZ DC, correspondant au front descendant suivant F3 du signal d’horloge CLK.
Le front descendant suivant F3 du signal d’horloge CLK produit une transition d’un niveau bas vers haut du premier signal déclencheur LZ AC, laquelle supporte un retard d’une seule couche logique issu de la commutation de la porte NE31, dans l’exemple d’architecture décrite précédemment en relation avec la figure 3.
Cependant, le front descendant suivant F3 du signal d’horloge CLK produit une transition d’un niveau haut vers bas du deuxième signal déclencheur LZ DC, conditionnée par le passage au niveau haut du premier signal déclencheur LZ AC. Par conséquent ladite transition d’un niveau haut vers bas du deuxième signal déclencheur LZ DC supporte un retard de trois couches logiques issu des commutations des trois portes NE31, 131 et NE32, dans l’exemple d’architecture décrit précédemment en relation avec la figure 3.
Par conséquent, pendant un instant 40 de superposition, le premier signal déclencheur LZ AC et le deuxième signal déclencheur LZ DC sont conjointement à un niveau haut et les module tampons respectifs ACBUF et DCBUF délivrent conjointement une donnée sur la sortie SD.
Par contre, comme cet instant 40 correspond à la transmission d’une nouvelle donnée DATi + 1, une transition de la valeur logique sur la sortie SD peut se produire à cet instant, ce qui conduit à un conflit électrique entre l’une et l’autre des bornes de tension de référence VDD, VSS respectives du premier module tampon ACBUF et du deuxième module tampon DCBUF.
Cela étant, comme les impédances à l’état passant des premiers transistors ACMP, ACMN du premier module tampon ACBUF sont très inférieure aux impédances à l’état passant des deuxièmes transistors DCMP, DCMN du deuxième module tampon DCBUF, la nouvelle donnée DATi+1 transmise par le premier module tampon ACBUF va s’imposer à l’ancienne donnée DATi sur la sortie de données SD.
En outre, comme l’impédance à l’état passant des deuxièmes transistors DCMP, DCMN du deuxième module tampon DCBUF est élevée, le courant (Iconflit) écoulé lors de cet instant conflictuel 40 est modéré, typiquement très inférieur au pic de courant I capacitif qui se produit au même moment lorsque la tension sur la sortie (Vbus) commute : I = Cbus*d/dt(Vbus) » Iconflit, avec la Cbus la valeur capacitive sur la sortie ES.
La figure 7 représente un système SYS comportant un dispositif d’étage tampon DIS du type de celui décrit en relation avec la figure 2, un plan-mémoire PM, du type plan-mémoire de mémoire morte électriquement programmable et effaçable (EEPROM) et des moyens de lecture MRD aptes à réaliser des opérations de lecture des données stockées dans le plan-mémoire PM.
Les moyens de lectures MRD communiquent sur l’entrée de données ED du dispositif d’étage tampon DIS des données par exemple lues dans le plan-mémoire PM.
Le dispositif d’étage tampon DIS reçoit un signal d’horloge CLK sur une entrée d’horloge ECL, et délivre sur la sortie de données SD les données fournies par les moyens de lecture MRD de façon synchrone avec le signal d’horloge CLK.
La sortie de donnée SD et l’entrée d’horloge ECL du dispositif d’étage tampon DIS appartiennent, dans cet exemple, à un bus BUS du type SPI.
Par ailleurs, ce système SYS peut appartenir à un appareil électronique APP, par exemple un téléphone portable ou une prothèse auditive.
Cela étant le dispositif d’étage tampon DIS peut s’intégrer tout type d’appareil ou de système pour émettre des données de manière optimisée et selon un protocole compatible avec son fonctionnement, tel que décrit ci-avant notamment en relation avec la figure 6.
En résumé, un dispositif d’étage tampon du type de celui décrit précédemment tire avantageusement profit du fait que les situations de transition de données en sortie et de maintien de la donnée en sortie présentent des exigences différentes.
Ainsi le dispositif ne génère pas le signal représentatif d’une donnée par les mêmes transistors, en fonction du régime transitoire ou stable de la délivrance de données.
Un tampon de sortie, dit « fort », est utilisé en phase transitoire pour obtenir un temps d'accès rapide. Il est actif à partir d’un front descendant d'horloge lorsqu'une nouvelle donnée doit être délivrée, jusqu’au prochain front d'horloge lorsque ces données sont chargées par le récepteur.
Un autre tampon de sortie, dit « faible », et est utilisé en régime stable et permet de limiter la consommation de courant. Il est actif à partir du front montant d'horloge lorsque les données sont chargées par le récepteur jusqu'au front descendant d'horloge suivant lorsqu'une nouvelle donnée est transmise.
La consommation énergétique des portes logiques étant faible, la réalisation de deux modules tampons distincts n’augmente pas substantiellement la consommation énergétique, mais permet d’éviter les consommations élevées de courant de court-circuit entre les sources de tension d’alimentation et de tension de référence.
En matière de vitesse, le temps de transmission est conditionné par le circuit logique de commande.
En effet, le délai de propagation des bascules D n’influence pas la transmission car les données sortantes des bascules sont transmises à la logique de commande du tampon de sortie avant le front descendant d'horloge.
Ainsi, le dispositif d’étage tampon présente l’avantage d’être plus rapide et plus économe en énergie que les étages tampons de sortie de conceptions habituelles.
Par ailleurs l’invention n’est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes, par exemple, le déclenchement sur front descendant a été donnée à titre d’exemple et l’invention peut s’adapter à un déclenchement sur front montant.

Claims (14)

  1. REVENDICATIONS
    1. Dispositif d’étage tampon (DIS), comportant une entrée de données (ED) pour recevoir un signal de données (DAT), une entrée d’horloge (ECL) pour recevoir un signal d’horloge (CLK), une sortie de données (SD) et des moyens de traitement (MTR) couplés à l’entrée de données (ED), à l’entrée d’horloge (ECL) et à la sortie de données (SD) et configurés pour délivrer sur la sortie (SD) les données dudit signal de données (DAT) de manière synchrone avec des cycles d’horloges (CCL) du signal d’horloge (CLK), dans lequel les moyens de traitement (MTR) comportent un premier module tampon (ACBUF) configuré pour délivrer sur la sortie de données (SD) chaque donnée de manière synchrone avec un premier front du signal d’horloge (Fl) et pendant une première moitié de cycle d’horloge (CCL), et un deuxième module tampon (DCBUF) configuré pour maintenir ladite donnée sur la sortie de données (SD) pendant la deuxième moitié du cycle d’horloge (CCL).
  2. 2. Dispositif selon la revendication 1, dans lequel le premier module tampon (ACBUF) est configuré pour, en cas de délivrance conjointe sur la sortie de données (SD) d’une première donnée (DATi + 1) par le premier module tampon (ACBUF) et d’une deuxième donnée (DATi) par le deuxième module tampon (DCBUF), imposer la première donnée sur la sortie de données (SD).
  3. 3. Dispositif selon l’une quelconque des revendications 1 ou 2, dans lequel le premier module tampon (ACBUF) comporte un premier transistor élévateur (ACMP) et un premier transistor abaisseur (ACMN) ayant chacun une impédance à l’état passant inférieure à une référence basse, et le deuxième module tampon (DCBUF) comporte un deuxième transistor élévateur (DCMP) et un deuxième transistor abaisseur (DCMN) ayant chacun une impédance à l’état passant supérieure à une référence haute.
  4. 4. Dispositif selon la revendication 3, dans lequel la référence basse est fixée à 40 ohms et la référence haute est fixée à 1000 ohms.
  5. 5. Dispositif selon Tune quelconque des revendications 3 ou 4, dans lequel chacun desdits premier et deuxième transistors élévateurs (ACMP, DCMP) a sa source couplée à une source de tension de référence de niveau haut (VDD) et a son drain couplé à la sortie de données (SD), et chacun desdits premier et deuxième transistors abaisseurs (ACMN, DCMN) a sa source couplée à une source de tension de référence de niveau bas (VSS), et a son drain couplé à la sortie de données (SD).
  6. 6. Dispositif selon Tune quelconque des revendications précédentes, dans lequel les moyens de traitement (MTR) comportent un générateur de signaux déclencheurs (LZGEN) couplé à l’entrée d’horloge (ECL) et configuré pour générer des premier et deuxième signaux déclencheurs de module tampon (LZAC, LZDC) déclenchant la délivrance de chaque donnée par respectivement le premier module tampon (ACBUF) et le deuxième module tampon (DCBUF).
  7. 7. Dispositif selon la revendication 6, dans lequel ledit générateur de signaux déclencheurs (LZGEN) est configuré pour, lors d’un premier front (Fl) du signal d’horloge, commander la délivrance d’une première donnée (DATi + 1) par le premier module tampon (ACBUF) puis commander un arrêt de la délivrance d’une deuxième donnée (DATi) par le deuxième module tampon (DCBUF).
  8. 8. Dispositif selon Tune quelconque des revendications 6 ou 7, dans lequel ledit générateur de signaux déclencheurs (LZGEN) est configuré pour, lors d’un deuxième front (F2) du signal d’horloge, commander la délivrance d’une première donnée (DATi, DATi + 1) par le deuxième module tampon (DCBUF) puis commander un arrêt de la délivrance de la première donnée (DATi, DATi + 1) par le premier module tampon (ACBUF).
  9. 9. Dispositif selon Tune quelconque des revendications 6 à 8, dans lequel les moyens de traitement (MTR) comportent une première bascule (ACDFF) et une deuxième bascule (DCDFF) destinées à communiquer chaque donnée du signal de données (DAT) respectivement au premier module tampon (ACBUF) et au deuxième module tampon (DCBUF), le générateur de signaux déclencheurs (LZGEN) étant configuré pour générer des signaux d’horloges (CLKAC, CLKDC) commandant respectivement lesdites bascules (ACDFF, DCDFF) de façon à charger par anticipation lesdites bascules avec chaque donnée, avant les déclenchements respectifs des délivrances de chaque donnée par les modules tampons (ACBUF, DCBUF).
  10. 10. Dispositif selon la revendication 9, dans lequel le générateur de signaux déclencheurs (LZGEN) est configuré pour commander la première bascule (ACDFF) dans un état stable pendant un niveau bas du signal d’horloge (CLK) et dans un état apte à charger une donnée pendant un niveau haut du signal d’horloge (CLK), et pour commander la deuxième bascule (DCDFF) dans un état apte à charger une donnée pendant un niveau bas du signal d’horloge (CLK) et dans un état stable pendant un niveau haut du signal d’horloge (CLK).
  11. 11. Dispositif selon l’une quelconque des revendications précédentes, dans lequel la sortie de données (SD) est destinée à être connectée sur un bus du type interface de périphérique série.
  12. 12. Dispositif selon l’une quelconque des revendications précédentes, réalisé de façon intégrée au sein d’un circuit intégré.
  13. 13. Système comportant une mémoire non-volatile (NVM) du type électriquement effaçable et programmable, comportant un plan-mémoire (PM) et apte à réaliser une opération de lecture dans le plan-mémoire, et un dispositif d’étage tampon (DIS) selon l’une quelconque des revendications précédentes dans lequel ledit signal de données (DAT) reçu par ledit dispositif d’étage tampon (DIS) est issu d’une opération de lecture dans ledit plan-mémoire (PM).
  14. 14. Appareil électronique, tel qu’un téléphone portable ou une prothèse auditive, comportant un système selon la revendication 13.
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