CN205211728U - 封装体及封装单元 - Google Patents

封装体及封装单元 Download PDF

Info

Publication number
CN205211728U
CN205211728U CN201520988551.3U CN201520988551U CN205211728U CN 205211728 U CN205211728 U CN 205211728U CN 201520988551 U CN201520988551 U CN 201520988551U CN 205211728 U CN205211728 U CN 205211728U
Authority
CN
China
Prior art keywords
encapsulation unit
metal
packaging body
pin
tangent plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201520988551.3U
Other languages
English (en)
Inventor
阳小芮
朱惠峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Reach Technology (chengdu) Co Ltd
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Shanghai Kaihong Electronic Co Ltd
Diodes Technology Chengdu Co Ltd
Original Assignee
Reach Technology (chengdu) Co Ltd
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Shanghai Kaihong Electronic Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Reach Technology (chengdu) Co Ltd, Shanghai Kaihong Sci & Tech Electronic Co Ltd, Shanghai Kaihong Electronic Co Ltd filed Critical Reach Technology (chengdu) Co Ltd
Priority to CN201520988551.3U priority Critical patent/CN205211728U/zh
Application granted granted Critical
Publication of CN205211728U publication Critical patent/CN205211728U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本实用新型提供一种封装体及封装单元,所述封装体包括多个设置在同一载体上且彼此独立的封装单元,外露于每一所述封装单元的金属切面均被镀金属。所述封装单元至少在相邻的两个侧面具有切割形成的金属切面,所有所述金属切面均覆盖有金属镀层。本实用新型的优点在于,本实用新型的一个优点在于,利用与封装体结合的载体,例如,利用绝缘载体或封装体本身的导电载体进行镀金属,不需要额外的制程即可实现引脚全电镀,改善可靠性;且框架引脚可以灵活方便设计。

Description

封装体及封装单元
技术领域
本实用新型涉及半导体封装领域,尤其涉及一种半导体封装体及封装单元。
背景技术
参见图1,封装体在芯片封装空间的下部由中央的基岛10和围绕基岛10布置的引脚11构成,基岛10上放置芯片12,芯片12上的各导电部分别通过金属线13与各引脚11电连接,其余封装空间填充环氧树脂。对于DFN工艺,由于其只有两侧有引脚,所以,在所述封装体塑封后,对封装体进行切割分离,如图1所示,切割后,引脚11的切割面会暴露于所述封装体相对的两个侧面(如图中箭头所指的部分),这样不利于可靠性及可焊性的要求。
而传统的对引脚侧面进行电镀的方式,是在封装体另外两相对侧面上设置导电架(或连筋)14,所述导电架14将引脚11电连接至外部框架15,形成导电回路,在第一次切割(图中是纵向切割)后,采用电镀工艺,利用导电架14将暴露于所述封装体两相对侧面的引脚电镀金属层16。
在完成电镀后,进行第二次切割(横向),将导电架14分离。
但是,对于四侧都具有引脚的QFN工艺,如图2所示,上下引脚11采用虚线标示,沿封装体侧面切割导电架14及该侧面上的引脚11,导电架14及引脚11在该侧面具有切面(如图2中箭头所指部分)。
上述传统侧面引脚电镀金属的方法存在缺点:由于第一次切割完毕之后,所述封装体暴露出引脚切面的两相对侧面上并无其他结构存在,即不存在与另外两相对侧面的引脚连接的结构,因此,在第二次切割后暴露出的引脚及导电架无法与外部结构形成导电回路,其切面无法电镀金属,会降低封装体产品的可靠性。
由于封装体该缺点,使得该种四面具有引脚的封装体不适于可靠性要求高的产品。因此,急需一种可靠性高的封装体产品。
实用新型内容
本实用新型所要解决的技术问题是,提供一种半导体封装体及封装单元,其能够实现引脚全镀,改善可靠性。
为了解决上述问题,本实用新型还提供一种封装体,包括多个设置在同一载体上且彼此独立的封装单元,外露于每一所述封装单元的金属切面均被镀金属。
进一步,所述载体设置在所述封装单元具有引线框架的一面或所述载体设置在所述封装单元远离引线框架的一面。
本实用新型还提供一种封装单元,所述封装单元至少在相邻的两个侧面具有切割形成的金属切面,所有所述金属切面均覆盖有金属镀层。
进一步,所述封装单元的每一侧面均设置有引脚,且每个引脚的金属切面均覆盖有金属镀层。
进一步,每一金属切面的的金属镀层均匀一致。
进一步,所述引脚至少有两个面的交界处具有分隔带,分隔带两侧的金属镀层具有差异特征。
进一步,所述差异特征为分隔带两侧金属镀层的厚度不同。
本实用新型的一个优点在于,利用与封装体结合的载体,例如,利用绝缘载体或封装体本身的导电载体进行镀金属,不需要额外的制程即可实现引脚全电镀,改善可靠性;且框架引脚可以灵活方便设计。
附图说明
图1是现有的封装体的结构示意图;
图2是现有的封装体的截面示意图;
图3是本实用新型半导体封装方法的步骤示意图;
图4是本实用新型半导体封装方法第一具体实施方式镀金属的步骤示意图;
图5A~图5E是本实用新型半导体封装方法第一具体实施方式的流程图;
图6是本实用新型半导体封装方法第二具体实施方式镀金属的步骤示意图;
图7A~图7D是本实用新型半导体封装方法第二具体实施方式的流程图;
图8是本实用新型封装体的第一具体实施方式的结构示意图;
图9是本实用新型封装体的第二具体实施方式的结构示意图;
图10是根据本实用新型的方法制造的封装单元的结构示意图。
具体实施方式
下面结合附图对本实用新型提供的半导体封装体及封装单元的具体实施方式做详细说明。
参见图3,本实用新型半导体封装方法包括如下步骤:步骤S1、提供具有多个封装单元的封装体,所述封装体的第一面与一载体结合;步骤S2、对所述封装体进行切割步骤,以使得所述封装单元彼此独立;步骤S3、对与所述载体结合的所述封装单元进行镀金属步骤,以使外露于所述封装单元的金属切面全部被镀金属;步骤S4、去除所述载体。
在本实用新型半导体封装方法的第一具体实施方式中,所述载体为导电载体,所述封装体的第一面为所述封装体具有引线框架的一面。参见图4,在本实用新型半导体封装方法的第一具体实施方式中,所述镀金属方法包括如下步骤:步骤S40、在所述导电载体背离所述封装单元的一表面覆盖掩膜;步骤S41、对所述封装单元及导电载体进行通电电镀,以使外露于所述封装单元的金属切面全部电镀金属。
图5A~图5E是本实用新型半导体封装方法第一具体实施方式的流程示意图。
参见步骤S1及图5A,提供具有多个封装单元31的封装体,所述封装体的第一面38与一导电载体32结合。在本具体实施方式中,仅示意性地列举两个封装单元31。
进一步,所述导电载体32为碳素钢,所述封装体的第一面为所述封装体具有引线框架33的一面。所述导电载体32为引线框架33本身具有的载体,在引线框架33进行固晶、打线及封装的过程中支撑所述引线框架33。因此,所述导电载体32并不是在该步骤中添加到封装体底部的,而是引线框架33本身的支撑结构。在所述引线框架33制作时且在覆盖导电载体32之前,所述引线框架33底部预先进行电镀,用于将所述封装体后续被导电载体32遮挡的裸露金属电镀金属层。
参见步骤S2及图5B,对所述封装体进行切割步骤,以使得所述封装单元31彼此独立。该步切割并未切割导电载体32,以使得导电载体32能够与每一封装单元31连接,在后续电镀步骤中,形成电镀回路。该切割步骤后,金属切面35外露于所述封装单元31,所述金属切面35包括引脚的金属切面,还可以包括封装单元31其他结构的金属切面。
参见步骤S40及图5C,在所述导电载体32背离所述封装单元31的一表面覆盖掩膜34。
由于所述导电载体32背离封装单元31的另一表面并不需要电镀,为了节省电镀材料,所述掩膜34覆盖所述导电载体32背离所述封装单元31的另一表面,以避免所述导电载体32背离所述封装单元31的另一表面被电镀。
参见步骤S41及图5D,对所述封装单元31及导电载体32进行通电电镀,以使外露于所述封装单元31的金属切面35全部电镀金属层36。在该步骤中,所述导电载体32的外露表面也被电镀金属层36,所述金属切面35表面的金属层在图中采用虚线示意标出,在后续去除所述导电载体32的步骤中,沿该虚线切割所述金属层36,以保留所述金属切面35表面的金属层。
在本具体实施方式中,所述金属切面35指的是引脚的切面,在其他实施方式中,所述金属切面35包括外露于所述封装单元31的全部金属切面。进一步,所述金属层36与所述封装单元31预镀的金属材料相同,例如为金属金。
参见步骤S4及图5E,去除所述导电载体32,形成金属切面35全镀的封装结构。所述去除方法可以采用剥离的方法,或本领域技术人员熟知的其他方法。优选地,所述导电载体32突出于所述封装单元31,以便于所述导电载体32的剥离。
本具体实施方式充分利用封装体框架本身的导电载体进行电镀,不需要额外的制程即可实现金属切面全电镀,改善可靠性;且框架引脚可以灵活方便设计。
在本实用新型半导体封装方法的第二具体实施方式中,所述载体为绝缘载体,所述封装体的第一面为所述封装体远离引线框架的一面。参见图6,在本实用新型半导体封装方法的第二具体实施方式中,所述镀金属方法包括如下步骤:步骤S60、对所述封装单元进行化学镀,以使外露于所述封装单元的金属切面全部镀金属;步骤S61、去除所述绝缘载体,形成引脚全镀的封装结构。
图7A~图7D是本实用新型半导体封装方法第二具体实施方式的流程示意图。
参见步骤S1及图7A,提供具有多个封装单元71的封装体,所述封装体的第一面78与一绝缘载体72结合。在本具体实施方式中,仅示意性地列举两个封装单元71。
所述绝缘载体72为UV膜,所述封装体的第一面为所述封装体远离引线框架73的一面。所述绝缘载体72一面固定在一非金属支撑体(附图中未标示)上,另一面与所述封装体的第一面结合。在本具体实施方式中,所述绝缘载体72的一面预先贴在具有塑料环的带上,以固定并支撑所述绝缘载体72。将所述封装体的第一面贴在绝缘载体72上。
参见步骤S2及图7B,对所述封装体进行切割步骤,以使得所述封装单元71彼此独立。该步切割并未切割绝缘载体72,以使得绝缘载体72能够与每一封装单元71连接。切割后,所述封装单元71的侧面的引脚的切割面及底面的引脚暴露。
参见步骤S60及图7C,对所述封装单元71进行化学镀,以使外露于所述封装单元71的金属切面75全部镀金属层76。在本具体实施方式中,所述金属切面75仅为引脚的切面,所述引脚并未进行预镀,因此,所述引脚外露于所述封装单元71的切割面及底面均被镀金属层76。在本具体实施方式中,化学镀的金属可以为镍金。
参见步骤S61及图7D,去除所述绝缘载体72,形成引脚75全镀的封装结构。在本具体实施方式中,若所述绝缘载体72为UV膜,则采用照射紫外光的方法去除所述绝缘载体72。
本实用新型还提供一种封装体,参见图8,在本实用新型封装体的第一具体实施方式中,所述封装体包括多个设置在同一载体82上且彼此独立的封装单元81,外露于每一所述封装单元81的金属切面(附图中未标记)均被镀金属层86。在本具体实施方式中,仅示意性地列举两个封装单元81所述载体82为导电载体,所述导电载体82与所述封装单元81具有引线框架83的一面连接。所述导电载体82为引线框架83本身具有的载体,例如,碳素钢,在引线框架83进行固晶、打线及封装的过程中支撑所述引线框架83。在本具体实施方式中,所述封装单元82底面的被导电载体82覆盖的引脚在与导电载体82结合之前已经被电镀。
参见图9,在本实用新型封装体的第二具体实施方式中,所述封装体包括多个设置在同一载体92上且彼此独立的封装单元91,外露于每一所述封装单元91的金属切面(附图中未标记)均被镀金属层96。在本具体实施方式中,仅示意性地列举两个封装单元91。所述载体92为绝缘载体,例如UV膜。所述绝缘载体与所述封装单元91远离引线框架93的一面连接。在本具体实施方式中,所述封装单元91的底面及侧面的引脚95均被镀金属层96。
参见图10,本实用新型还提供一种封装单元,所述封装单元至少在相邻的两个侧面具有切割形成的金属切面105,所有所述金属切面105均覆盖有金属镀层106。在本具体实施方式中,所述金属切面105是外露于所述封装单元侧面的多个引脚103的切面。所述封装单元同时还可以包括塑封体100、放置有芯片101的基岛102。所述引脚103围绕所述基岛102布置。芯片101上的各导电部分别通过金属线104与各引脚103电连接。所述塑封体100将基岛102、芯片101、引脚103和金属线104塑封于一体,所有所述引脚103的所有金属切面105上均覆盖有镀层106。在本实用新型封装单元的其它具体实施方式中,所述金属切面105包括引脚的金属切面,还可以包括封装单元31其他结构的金属切面。
在本具体实施方式中,所述封装单元的每一侧面均设置有引脚103,例如,QFN方形封装,其四个侧面均具有引脚,且每个引脚103的所有金属切面105均覆盖有镀层106。进一步,所述金属切面105的镀层106均匀一致,如附图10所示,镀层106的厚度及材料相同。在本实用新型封装单元的其他具体实施方式中,所述引脚103至少有两个面的交界处具有分隔带(附图中未标示),分隔带两侧的镀层106具有差异特征。所述分隔带是由于引脚103的至少两个面不同时镀镀层106而产生的。所述差异特征是指分隔带两侧的镀层106的厚度不同或者镀层106的材料不同。
以上所述仅是本实用新型的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本实用新型原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本实用新型的保护范围。

Claims (7)

1.一种封装体,其特征在于,包括多个设置在同一载体上且彼此独立的封装单元,外露于每一所述封装单元的金属切面均被镀金属。
2.根据权利要求1所述的封装体,其特征在于,所述载体设置在所述封装单元具有引线框架的一面或所述载体设置在所述封装单元远离引线框架的一面。
3.一种封装单元,其特征在于,所述封装单元至少在相邻的两个侧面具有切割形成的金属切面,所有所述金属切面均覆盖有金属镀层。
4.根据权利要求3所述的封装单元,其特征在于,所述封装单元的每一侧面均设置有引脚,且每个引脚的金属切面均覆盖有金属镀层。
5.根据权利要求3或4所述的封装单元,其特征在于,每一金属切面的金属镀层均匀一致。
6.根据权利要求4所述的封装单元,其特征在于,所述引脚至少有两个面的交界处具有分隔带,分隔带两侧的金属镀层具有差异特征。
7.根据权利要求6所述的封装单元,其特征在于,所述差异特征为分隔带两侧金属镀层的厚度不同。
CN201520988551.3U 2015-12-02 2015-12-02 封装体及封装单元 Active CN205211728U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201520988551.3U CN205211728U (zh) 2015-12-02 2015-12-02 封装体及封装单元

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201520988551.3U CN205211728U (zh) 2015-12-02 2015-12-02 封装体及封装单元

Publications (1)

Publication Number Publication Date
CN205211728U true CN205211728U (zh) 2016-05-04

Family

ID=55849427

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201520988551.3U Active CN205211728U (zh) 2015-12-02 2015-12-02 封装体及封装单元

Country Status (1)

Country Link
CN (1) CN205211728U (zh)

Similar Documents

Publication Publication Date Title
CN102386106B (zh) 部分图案化的引线框以及在半导体封装中制造和使用其的方法
US8115288B2 (en) Lead frame for semiconductor device
JPWO2008065896A1 (ja) 両面電極構造の半導体装置の製造方法
CN101145552A (zh) 集成电路封装用基板及其制造方法
CN105513976A (zh) 半导体封装方法、封装体及封装单元
US9202712B2 (en) Lead frame and a method of manufacturing thereof
CN113241338B (zh) 一种无引线预塑封半导体封装支架制备方法
CN105161474A (zh) 扇出型封装结构及其生产工艺
CN102356462B (zh) 半导体元件用基板的制造方法及半导体器件
CN205211728U (zh) 封装体及封装单元
CN102136459B (zh) 封装结构及其制法
CN109661124A (zh) 一种ic载板新型表面处理方法
CN109037183A (zh) 一种半导体芯片封装阵列和半导体芯片封装器件
CN205488205U (zh) 片式支架、片式器件阵列以及片式器件
CN113471155A (zh) 一种背面预蚀的封装结构的封装工艺
CN111952190B (zh) 半导体封装方法
CN204991697U (zh) 掩膜曝光下利用金属硬度差优化管脚的封装件
CN203733784U (zh) 半导体的引线框架
CN105023849A (zh) 无基板单层电镀封装结构及其制作方法
CN210516713U (zh) 可实现表面电镀的陶瓷基板结构
CN116564829A (zh) 一种高密度阵列管脚封装结构及其制造方法
CN101864586B (zh) 一种集成电路芯片的引线框架的电镀方法
CN111668111B (zh) 半导体封装方法
US9287236B2 (en) Flexible packaged integrated circuit
CN106981430B (zh) 一种贴装金属导通三维系统级线路板的工艺方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant