CN205017272U - 一种实时时钟误差补偿装置 - Google Patents

Abstract

本实用新型属于实时时钟技术领域，提供了一种实时时钟误差补偿装置。在本实用新型中，实时时钟误差补偿装置的补偿周期为0.5秒，使得误差补偿后的0.5秒计时精确，因此，实时时钟的每1秒计时也是精确的。同时，所述实时时钟误差补偿装置包括高频振荡器和高速定时累加器，由于高频振荡器产生的时钟信号频率远大于晶体振荡器的振荡频率，因此，采用高速定时累加器进行误差补偿实现了对实时时钟误差的高精度补偿。

Description

一种实时时钟误差补偿装置

技术领域

本实用新型属于实时时钟技术领域，尤其涉及一种实时时钟误差补偿装置。

背景技术

实时时钟可以提供精确的实时时间，或者为电子系统提供精确的时间基准，因此，实时时钟在需要精准定时的电子产品中应用广泛。

实时时钟的核心是晶体振荡器(晶振)，晶振的标准频率为32768Hz，而由于晶振的固有频率偏差或晶振频率随温度变化产生频率误差，造成实时时钟计时误差。为了减小计时误差，采用误差补偿方案对计时误差进行补偿，现有的误差补偿方案以N秒(N>1)为补偿周期，补偿后的N秒时间是精确的，但是每1秒时间仍存在误差，因此，现有补偿方案不适用于对1秒时间有精确要求的场合。因此，现有技术在面对计时时间要求为1秒时无法通过实时时钟误差补偿实现1秒时间的精确计时。

实用新型内容

本实用新型的目的在于提供一种实时时钟误差补偿装置，旨在解决现有技术在面对计时时间要求为1秒时无法通过实时时钟误差补偿实现1秒时间的精确计时的问题。

本实用新型是这样实现的，一种实时时钟误差补偿装置，所述实时时钟误差补偿装置的输出端与计时逻辑电路的输入端相连；所述实时时钟误差补偿装置包括晶体振荡器和低速定时累加器；当在预设补偿周期内不进行误差补偿时，所述低速定时累加器对所述晶体振荡器产生的时钟信号的周期个数进行计数；所述实时时钟误差补偿装置还包括高频振荡器、高速定时累加器以及控制模块。

所述晶体振荡器的输出端与所述低速定时累加器的时钟信号输入端相连，所述高频振荡器的输出端与所述高速定时累加器的时钟信号输入端相连，所述控制模块的第一控制信号输出端与所述低速定时累加器的控制信号输入端相连，所述控制模块的第二控制信号输出端与所述高速定时累加器的控制信号输入端相连，所述低速定时累加器的输出端与所述高速定时累加器的输出端共接形成所述实时时钟误差补偿装置的输出端。

所述高频振荡器产生高于所述晶体振荡器振荡频率的时钟信号。

所述控制模块在一个预设补偿周期内计算所述低速定时累加器和所述高速定时累加器分别所对应的低速周期补偿个数和高速周期补偿个数，并使所述低速定时累加器在所述预设补偿周期内根据所述低速周期补偿个数对所述晶体振荡器产生的时钟信号的周期个数进行计数，当所述低速定时累加器计数完成后，所述控制模块发出使能信号使所述高速定时累加器在所述预设补偿周期内根据所述高速周期补偿个数对所述高频振荡器产生的时钟信号的周期个数进行计数。

所述预设补偿周期为0.5秒。

所述计时逻辑电路根据所述低速定时累加器进行周期计数所得到的周期个数和所述高速定时累加器进行周期计数所得到的周期个数进行计时。

所述控制模块还计算所述晶体振荡器的频率与标准频率之间的相对误差，在所述预设补偿周期内根据所述相对误差计算对应的时间偏差，并根据所述时间偏差计算所述低速周期补偿个数和所述高速周期补偿个数。

所述实时时钟误差补偿装置还包括使能模块和补偿存储模块。

所述控制模块的第一控制信号输出端与所述补偿存储模块的低速周期补偿个数信息输入端相连，所述补偿存储模块的低速周期补偿个数信息输出端与所述低速定时累加器的控制信号输入端相连；所述控制模块的第二控制信号输出端包括使能信号输出端和高速周期补偿个数信息输出端，所述控制模块的使能信号输出端与所述使能模块的输入端相连，所述控制模块的高速周期补偿个数信息输出端与所述补偿存储模块的高速周期补偿个数信息输入端相连，所述使能模块的输出端与所述高频振荡器的使能信号输入端相连，所述补偿存储模块的高速周期补偿个数信息输出端与所述高速定时累加器的控制信号输入端相连。

所述使能模块将所述控制模块发出的使能信号输出至所述高频振荡器。

所述补偿存储模块存储所述低速周期补偿个数信息和所述高速周期补偿个数信息，并输出所述低速周期补偿个数信息和所述高速周期补偿个数信息分别至所述低速定时累加器和所述高速定时累加器。

所述高频振荡器产生的时钟信号频率大于或等于10MHz。

本实用新型中，实时时钟误差补偿装置的补偿周期为0.5秒，使得误差补偿后的0.5秒计时精确，因此，实时时钟的每1秒计时也是精确的。同时，所述实时时钟误差补偿装置包括高频振荡器和高速定时累加器，由于高频振荡器产生的时钟信号频率远大于晶体振荡器的振荡频率，因此，采用高速定时累加器进行误差补偿实现了对实时时钟误差的高精度补偿。

附图说明

图1是本实用新型一实施例提供的实时时钟误差补偿装置结构示意图；

图2是本实用新型另一实施例提供的实时时钟误差补偿装置结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

图1示出了本实用新型实施例提供的实时时钟误差补偿装置的结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

实时时钟误差补偿装置的输出端与计时逻辑电路800的输入端相连，实时时钟误差补偿装置包括晶体振荡器100和低速定时累加器200，其中，当在预设补偿周期内不进行误差补偿时，低速定时累加器200对晶体振荡器100产生的时钟信号的周期个数进行计数。

实时时钟误差补偿装置还包括高频振荡器300、高速定时累加器400以及控制模块500。

晶体振荡器100的输出端与低速定时累加器200的时钟信号输入端相连，高频振荡器300的输出端与高速定时累加器400的时钟信号输入端相连，控制模块500的第一控制信号输出端与低速定时累加器200的控制信号输入端相连，控制模块500的第二控制信号输出端与高速定时累加器400的控制信号输入端相连，低速定时累加器200的输出端与高速定时累加器400的输出端共接形成实时时钟误差补偿装置的输出端。

高频振荡器300产生高于晶体振荡器振荡频率的时钟信号。

高速定时累加器400在预设补偿周期内对高频振荡器300产生的时钟信号的周期个数进行计数。预设补偿周期为0.5秒。

控制模块500在一个预设补偿周期内计算低速定时累加器200和高速定时累加器400分别所对应的低速周期补偿个数和高速周期补偿个数，并使低速定时累加器200在预设补偿周期内根据低速周期补偿个数对晶体振荡器100产生的时钟信号的周期个数进行计数(即低速定时累加器200进行周期补偿)，当低速定时累加器200计数完成后，控制模块500发出使能信号使高速定时累加器400在预设补偿周期内根据高速周期补偿个数对高频振荡器300产生的时钟信号的周期个数进行计数(即高速定时累加器400进行周期补偿)。

计时逻辑电路800根据低速定时累加器200进行周期计数所得到的周期个数和高速定时累加器400进行周期计数所得到的周期个数进行计时，所得到的计时时间作为实时时钟的计时时间。

其中，晶体振荡器100的时钟周期T为1/f秒，其中f为晶体振荡器100的振荡频率。高频振荡器300可为高频RC振荡电路，高频振荡器300的振荡频率可大于或等于10MHz。

控制模块500在一个预设补偿周期内计算低速定时累加器200和高速定时累加器400分别所对应的低速周期补偿个数和高速周期补偿个数具体为：控制模块500计算晶体振荡器100的频率与标准频率之间的相对误差，在预设补偿周期内根据相对误差计算对应的时间偏差，并根据时间偏差计算低速周期补偿个数和高速周期补偿个数。

具体的，晶体振荡器100的标准振荡频率为32768Hz，由于温度变化、石英晶体的制造工艺误差等原因，晶体振荡器100的频率往往存在误差，晶体振荡器100的频率相对于标准频率的相对误差表达式为：

$ERR=\frac{f-32768}{32768}\·{10}^{6}PPM$

其中，单位PPM为一百万分之一。

具体的，控制模块500计算低速周期补偿个数和高速周期补偿个数，并使低速定时累加器200和高速定时累加器400分别进行周期补偿的过程为：

首先，控制模块500计算低速周期补偿个数和高速周期补偿个数。晶体振荡器100的频率为f，根据相对误差ERR的计算公式，可得晶体振荡器100的频率与标准频率之间的相对误差为：在0.5秒的预设补偿周期内对应的时间偏差为：T_err＝0.5*ERR，则低速定时累加器200需要补偿的周期个数为：N＝T_err·10^-6/T，当N为负数时，低速周期补偿个数A取N的整数部分减一，当N为正数时，低速周期补偿个数A取N的整数部分，由于低速定时累加器200产生的补偿误差为：[(T_err·10^-6/T)-A]T，因此高速定时累加器400需要补偿的周期个数为：四舍五入取整数为B，即高速周期补偿个数为B。

在得到低速周期补偿个数A和高速周期补偿个数B后，控制模块500使低速定时累加器200根据低速周期补偿个数A对晶体振荡器100产生的时钟信号的周期个数进行计数(即低速定时累加器200进行周期补偿)，当低速定时累加器200计数完成后，控制模块500发出使能信号使高速定时累加器400根据高速周期补偿个数B对高频振荡器300产生的时钟信号的周期个数进行计数(即高速定时累加器400进行周期补偿)。最后，在预设补偿周期内，计时逻辑电路根据低速定时累加器200进行周期计数所得到的周期个数和高速定时累加器400进行周期计数所得到的周期个数进行计时。

为清楚解释本实施例，以下结合具体应用实例对本实施例作进一步说明：

首先，控制模块500计算低速周期补偿个数和高速周期补偿个数。晶体振荡器100的频率为32771Hz，根据相对误差ERR的计算公式，可得晶体振荡器100的频率与标准频率之间的相对误差为91.55PPM，在0.5秒的预设补偿周期内对应的时间偏差为45.775PPM(91.55PPM*0.5)，则低速定时累加器200需要补偿的周期个数为：45.775*10^-6*32771Hz＝1.5，取整数部分为1，即低速周期补偿个数为1，低速定时累加器200需要增加计数1个低速时钟周期，由于低速定时累加器200少补偿了0.5/32771秒，因此高速定时累加器400需要补偿的周期个数为：0.5/(32771*T_H)，设定高频振荡器300的频率T_H为10MHz，则高速周期补偿个数取整数为153，即高速定时累加器400需要计数153个高速时钟周期。

在得到低速周期补偿个数和高速周期补偿个数后，控制模块500使低速定时累加器200对晶体振荡器100产生的时钟信号的周期个数进行增加计数，增加计数个数为1(即低速定时累加器200进行周期补偿)，当低速定时累加器200计数完成后，控制模块500发出使能信号使高速定时累加器400对高频振荡器300产生的时钟信号的周期个数进行计数，计数个数为153(即高速定时累加器400进行周期补偿)。最后，在预设补偿周期内，计时逻辑电路800根据低速定时累加器200进行周期计数所得到的周期个数和高速定时累加器400进行周期计数所得到的周期个数进行计时。

此外，如图2所示，本实用新型实施例所提供的实时时钟误差补偿装置还包括使能模块600和补偿存储模块700。

控制模块500的第一控制信号输出端与补偿存储模块700的低速周期补偿个数信息输入端相连，补偿存储模块700的低速周期补偿个数信息输出端与低速定时累加器200的控制信号输入端相连；控制模块500的第二控制信号输出端包括使能信号输出端和高速周期补偿个数信息输出端，控制模块500的使能信号输出端与使能模块600的输入端相连，控制模块500的高速周期补偿个数信息输出端与补偿存储模块700的高速周期补偿个数信息输入端相连，使能模块600的输出端与高频振荡器300的使能信号输入端相连，补偿存储模块700的高速周期补偿个数信息输出端与高速定时累加器400的控制信号输入端相连。

使能模块600将控制模块500发出的使能信号输出至高频振荡器300。

补偿存储模块700存储低速周期补偿个数信息和高速周期补偿个数信息，并输出低速周期补偿个数信息和高速周期补偿个数信息分别至低速定时累加器200和高速定时累加器400。

具体的，低速定时累加器200根据低速周期补偿个数对晶体振荡器100产生的时钟信号的周期个数进行计数(即低速定时累加器200进行周期补偿)，当低速定时累加器200完成周期补偿后，控制模块500发出使能信号至使能模块600，使能模块600将接收到的使能信号输出至高频振荡器300，使高频振荡器300开始工作，高速定时累加器400接收到高频振荡器300发出的时钟信号后对其周期个数进行计数(即高速定时累加器400进行周期补偿)。当高速定时累加器400完成周期补偿后，控制模块500控制使能信号发生电平翻转，即由原来的低电平变为高电平或由原来的高电平变为低电平，以使高频振荡器300停止工作。

在本实施例中，由于每隔0.5秒即对实时时钟进行计时误差校正，因此，实时时钟的每0.5秒计时均是精确的，其每1秒计时也是精确的。高速周期补偿个数在四舍五入取整时带来误差，因此高速定时累加器400在进行周期补偿时产生的最大时间偏差为0.5T_H，因此，实时时钟在预设补偿周期即0.5秒内的计时偏差最大为0.5T_H，由于高频振荡器300的振荡频率大于或等于10MHz，因此实时时钟在0.5秒时间内产生的最大误差为：高频振荡器300的振荡频率越高则误差越小，实现了对实时时钟的高精度误差补偿。同时，在低速定时累加器200完成周期补偿后，高频振荡器300才开始工作，即高速定时累加器400才开始进行周期补偿，高速定时累加器400的补偿时间最长为晶体振荡器100的1个时钟周期，因此，高频振荡器300的工作时间最长约为30微秒，大大降低了实时时钟的功耗。

本实用新型中，实时时钟误差补偿装置的补偿周期为0.5秒，使得误差补偿后的0.5秒计时精确，因此，实时时钟的每1秒计时也是精确的。同时，所述实时时钟误差补偿装置包括高频振荡器300和高速定时累加器400，由于高频振荡器300产生的时钟信号频率远大于晶体振荡器100的振荡频率，因此，采用高速定时累加器400进行误差补偿实现了对实时时钟误差的高精度补偿。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种实时时钟误差补偿装置，所述实时时钟误差补偿装置的输出端与计时逻辑电路的输入端相连；所述实时时钟误差补偿装置包括晶体振荡器和低速定时累加器；当在预设补偿周期内不进行误差补偿时，所述低速定时累加器对所述晶体振荡器产生的时钟信号的周期个数进行计数；其特征在于，所述实时时钟误差补偿装置还包括高频振荡器、高速定时累加器以及控制模块；

所述晶体振荡器的输出端与所述低速定时累加器的时钟信号输入端相连，所述高频振荡器的输出端与所述高速定时累加器的时钟信号输入端相连，所述控制模块的第一控制信号输出端与所述低速定时累加器的控制信号输入端相连，所述控制模块的第二控制信号输出端与所述高速定时累加器的控制信号输入端相连，所述低速定时累加器的输出端与所述高速定时累加器的输出端共接形成所述实时时钟误差补偿装置的输出端；

所述高频振荡器产生高于所述晶体振荡器振荡频率的时钟信号；

所述控制模块在一个预设补偿周期内计算所述低速定时累加器和所述高速定时累加器分别所对应的低速周期补偿个数和高速周期补偿个数，并使所述低速定时累加器在所述预设补偿周期内根据所述低速周期补偿个数对所述晶体振荡器产生的时钟信号的周期个数进行计数，当所述低速定时累加器计数完成后，所述控制模块发出使能信号使所述高速定时累加器在所述预设补偿周期内根据所述高速周期补偿个数对所述高频振荡器产生的时钟信号的周期个数进行计数；

所述预设补偿周期为0.5秒；

所述计时逻辑电路根据所述低速定时累加器进行周期计数所得到的周期个数和所述高速定时累加器进行周期计数所得到的周期个数进行计时。

2.如权利要求1所述的实时时钟误差补偿装置，其特征在于，所述控制模块还计算所述晶体振荡器的频率与标准频率之间的相对误差，在所述预设补偿周期内根据所述相对误差计算对应的时间偏差，并根据所述时间偏差计算所述低速周期补偿个数和所述高速周期补偿个数。

3.如权利要求1所述的实时时钟误差补偿装置，其特征在于，所述实时时钟误差补偿装置还包括使能模块和补偿存储模块；

所述控制模块的第一控制信号输出端与所述补偿存储模块的低速周期补偿个数信息输入端相连，所述补偿存储模块的低速周期补偿个数信息输出端与所述低速定时累加器的控制信号输入端相连；所述控制模块的第二控制信号输出端包括使能信号输出端和高速周期补偿个数信息输出端，所述控制模块的使能信号输出端与所述使能模块的输入端相连，所述控制模块的高速周期补偿个数信息输出端与所述补偿存储模块的高速周期补偿个数信息输入端相连，所述使能模块的输出端与所述高频振荡器的使能信号输入端相连，所述补偿存储模块的高速周期补偿个数信息输出端与所述高速定时累加器的控制信号输入端相连；

所述使能模块将所述控制模块发出的使能信号输出至所述高频振荡器；

所述补偿存储模块存储所述低速周期补偿个数信息和所述高速周期补偿个数信息，并输出所述低速周期补偿个数信息和所述高速周期补偿个数信息分别至所述低速定时累加器和所述高速定时累加器。

4.如权利要求1所述的实时时钟误差补偿装置，其特征在于，所述高频振荡器产生的时钟信号频率大于或等于10MHz。