CN206759421U - 一种频率补偿电路 - Google Patents

Abstract

本实用新型实施例提供了一种频率补偿电路，包括晶体谐振器，用于产生第一晶振频率；现场可编程门阵列FPGA单元与晶体谐振器相连，用于计算晶体谐振器的频率补偿值；累加器，用于获取频率补偿值及读取在第N个晶振周期中写入累加器的第N数值，并在当前的第N+1个晶振周期中基于频率补偿值及第N数值获得不同于第N数值的第N+1数值，将第N+1数值重新写入累加器中；其中，N为正整数；时钟计数器与累加器连接，时钟计数器用于计数；其中，当在第N+1个晶振周期中第N+1数值大于累加器的预设阈值时，则时钟计数器在第N+2个晶振周期增加一个计数值，以对第一晶振频率进行补偿。

Description

一种频率补偿电路

技术领域

本实用新型涉及通信技术领域，特别涉及一种频率补偿电路。

背景技术

通信系统中，同步是指通信系统的收、发双方在时间上步调一致，它是进行信息传输的必要和前提，是通信系统的核心，它提供系统的发射机和接收机正确的时钟信号，同步的性能直接影响了通信系统整体的性能。随着通信系统越来越复杂，通信速率越来越高，对时钟同步技术提出了更大的挑战。

晶体谐振器简称晶振，是用石英材料做成的石英晶体谐振器，能够产生频率，广泛地应用于各种电子产品和通信设备中，其标称频率是晶振在元件规范中指定的频率，但是在基准温度时工作频率跟标称频率值有一定的偏离，且在整个温度范围内的工作频率相对于基准温度时的工作频率也有一定的偏离，这样会导致通信设备的时钟发生抖动，影响通信设备之间的同步。

目前，通信设备中常用的晶振精度比较低，普通的晶振只有100ppm左右，稳定性一般，且受环境的影响较大，晶振频率不可调节，或者采用的是带温度补偿的晶振，频率稳定性很好，但是成本高，且仍然存在频率不可调的问题。

综上所述，现有技术中存在由于晶振频率不可调节而影响通信设备之间的同步的技术问题。

实用新型内容

本实用新型实施例提供一种频率补偿电路，解决了现有技术中存在的由于晶振频率不可调节而影响通信设备之间的同步的技术问题。

一种频率补偿电路，包括：

晶体谐振器，用于产生第一晶振频率；现场可编程门阵列FPGA单元，与所述晶体谐振器相连，用于计算所述晶体谐振器的频率补偿值；累加器，用于获取所述频率补偿值及读取在第N个晶振周期中写入所述累加器的第N数值，并在当前的第N+1个晶振周期中基于所述频率补偿值及所述第N数值获得不同于所述第N数值的第N+1数值，将所述第N+1数值重新写入所述累加器中；其中，所述N为正整数；时钟计数器，与所述累加器连接，所述时钟计数器用于计数；其中，当在所述第N+1个晶振周期中所述第N+1数值大于累加器的预设阈值时，则所述时钟计数器在第N+2个晶振周期增加一个计数值，以对所述第一晶振频率进行补偿。

可选的，所述FPGA单元用于获取在所述第N个晶振周期中主设备的计数器值与从设备的计数器值之间的第一差值，及在所述第N+1个晶振周期中所述主设备的计数器值与所述从设备的计数器值之间的第二差值，并基于所述第一差值和所述第二差值计算得出所述频率补偿值。

可选的，所述频率补偿电路还包括与所述FPGA单元连接的加数寄存器，所述加数寄存器用于获取并存放所述频率补偿值。

可选的，所述累加器包括进位标志位，所述进位标志位用于表示所述第N+1数值是否发生溢出。

可选的，所述累加器还包括清零部件，所述清零部件用于在所述第N+1数值发生溢出时对所述第N+1数值进行清零。

可选的，所述时钟计数器根据对所述第一晶振频率补偿后的第二晶振频率产生补偿时钟。

可选的，所述晶体谐振器的材质为石英材料。

可选的，所述频率补偿电路设置于印制电路板上，所述印制电路板位于所述从设备中。

可选的，所述频率补偿电路还包括输入部件，所述输入部件用于接收所述主设备发送的标准时钟信号。

可选的，所述频率补偿电路还包括输出部件，所述输出部件用于输出所述从设备根据所述第二晶振频率及所述标准时钟信号产生的补偿后的时钟信号。

本实用新型实施例中，提供的一个或多个技术方案，至少具有如下技术效果或优点：

一、本实用新型实施例中的频率补偿电路包括晶振谐振器，FPGA单元，累加器和时钟计数器，通过FPGA单元可以计算得出晶振谐振器的频率补偿值，累加器在第N+1个晶振周期中根据该频率补偿值及在第N个晶振周期中写入累加器的第N数值可以获得第N+1数值，当第N+1数值大于累加器的预设阈值时，时钟计数器则在第N+2个晶振周期增加一个计数值，以对第一晶振频率进行补偿，解决了现有技术中存在的由于晶振频率不可调节而影响通信设备之间同步的技术问题，达到了晶振频率可调节从而确保通信设备之间能够同步的技术效果。

二、本实用新型实施例中FPGA单元通过获取第N个晶振周期中主设备的计数器值与从设备的计数器值之间的第一差值，及在第N+1个晶振周期中主设备的计数器值与从设备的计数器值之间的第二差值，计算得出晶振频率的频率补偿值，从而可以快捷地调节晶振频率，使得主从设备的时钟频率差可调节到所述的精度范围内，提高了晶体谐振器的晶振频率的效率及准确性。

三、本实用新型实施例的频率补偿电路可以在晶体谐振器受到环境影响的情况下对晶振频率进行动态的补偿，从而提高了晶振频率的稳定性。

附图说明

图1为本实用新型实施例中的频率补偿电路包括的各部件之间的连接关系图；

图2为本实用新型实施例中频率补偿电路的电路图；

图3为本实用新型实施例中的晶体谐振器的前视图；

图4为本实用新型实施例中主从通信设备之间的连接图。

具体实施方式

本实用新型实施例通过提供一种频率补偿电路，解决了现有技术中存在的由于晶振频率不可调节而影响通信设备之间的同步的技术问题。

本实用新型实施例中的技术方案为解决上述技术问题，总体思路如下：

本实用新型实施例提供一种频率补偿电路，包括晶体谐振器，用于产生第一晶振频率；现场可编程门阵列(Field Programming Gate Array，FPGA)单元与晶体谐振器相连，用于计算晶体谐振器的频率补偿值；累加器用于获取频率补偿值及读取在第N个晶振周期中写入累加器的第N数值，并在当前的第N+1个晶振周期中基于频率补偿值及第N数值获得不同于第N数值的第N+1数值，将第N+1数值重新写入累加器中；其中，所述N为正整数；时钟计数器与累加器连接，时钟计数器用于计数；其中，当在第N+1个晶振周期中第N+1数值大于累加器的预设阈值时，则时钟计数器在第N+2个晶振周期增加一个计数值，以对第一晶振频率进行补偿。

下面将频率补偿电路结合附图来进行详细说明：

首先，为便于理解本实用新型实施例所提供的频率补偿电路的结构，先对该频率补偿电路包括的各部件之间连接关系进行介绍。

请参见图1，本实用新型中的频率补偿电路对应的功能部件可以有晶体谐振器、FPGA单元、累加器和时钟计数器。其中，FPGA单元与晶体谐振器相连，可以计算晶体谐振器的频率补偿值，累加器根据该频率补偿值及在第N个晶振周期中写入累加器的第N数值，在当前的第N+1个晶振周期中获得不同于第N数值的第N+1数值，当第N+1数值大于累加器的预设阈值时，与累加器连接的时钟计数器则在第N+2个晶振周期增加一个计数值，以对晶体谐振器产生的第一晶振频率进行补偿。

在图1的基础上，本实用新型实施例提供的频率补偿电路如图2所示，图中，电路包括的比较器可以用于将时钟计数器的计数值与比较器的输入信号进行比对，比较器的输入信号可以是比较数值。频率补偿电路中的晶体谐振器可以给加数寄存器、累加器等部件提供同步时钟信号，相应的，加数寄存器、累加器及时钟计数器也可以共同作用以对晶体谐振器产生的第一晶振频率进行补偿，若补偿后时钟计数器的值达到了输入比较器的比较数值，则比较器可以输出经过补偿后的时钟信号。比如，比较器的比较数值为30，每当时钟计数器的计数值达到30时，比较器就可以输出一次时钟信号，在实际应用中，比较器的比较数值可以根据实际需要进行输入。

在实际应用中，若以硬件电路实现晶振频率补偿，则晶体谐振器、加数寄存器、累加器、时钟计数器等结构可以与FPGA单元进行集成，或者，若是以软件实现，也可以通过电路设计等软件将频率补偿电路写入FPGA芯片，从而实现频率补偿。

请参见图3，晶体谐振器简称晶振，其可以是由石英材料制成的石英晶体谐振器，在通信过程中，晶振可以用于产生频率，根据该频率通信设备可以产生正确的时钟信号，使得通信系统所有的信息和时间有统一的时间解释。晶振具有稳定、抗干扰性能良好的特点，可以广泛地应用于各种电子产品或者通信设备中。

FPGA单元，即现场可编程门阵列，它是在可编程器件的基础上进一步发展的产物，可以作为专用集成电路(Application Specific Integrated Circuit，ASIC)领域中的一种半定制电路出现，既可以解决定制电路的不足，又可以克服原有可编程器件门电路数有限的缺点。

累加器可以是n位的累加器，其中n为正整数，如n值为32，则该累加器为32位累加器等，或者也可以是一种暂存器，可以用来存放算术或者逻辑运算，然后存储计算所产生的中间结果。累加器还可以用于分频，比如可以将单一频率信号的频率降低为原来的1/N，或者，也可以对信号中不同频率成分的各种信号分开，分成几个频率段等。

时钟计数器可以是m位的时钟计数器，其中m为正整数，如m值为32，则该时钟计数器可以为32位时钟计数器等，其可以是实现计数运算的逻辑电路，比如在数字系统中计数器可以对脉冲的个数进行计数，实现测量、计数和控制的功能，还可以同时兼具分频的功能。在本实用新型实施例中，时钟计数器可以用于产生补偿时钟。

可选的，频率补偿电路还可以包括与FPGA单元连接的加数寄存器，可以是r位的加数寄存器，其中r为正整数，例如r可以取16，则该加数寄存器即为16位加数寄存器。本发明实施例中，加数寄存器可以用于获取并存放频率补偿值。

本实用新型实施例中，晶体谐振器可以用于产生第一晶振频率，该第一晶振频率可以是在元件规范中指定的标称频率，如该标称频率的范围可以是[3.2MHz，100MHz]，其中兆赫兹MHz为频率单位；也可以是在基准温度时的第一工作频率，如电视所需要的频率4.43MHz、3.57MHz等，或者在整个温度范围内的第二工作频率，即晶体谐振器在实际应用中所产生的频率。

比如，用户可以根据电路设计的需要在元件选购时选择能够产生用户所希望的理想工作频率的晶体谐振器，该理想工作频率即为标称频率；或者，在基准温度时晶体谐振器产生的第一工作频率相较于标称频率会出现一定的偏离，比如偏离值为100ppm左右等；或者，在实际应用中，晶体谐振器可能会受到自身或者环境的影响，如晶体谐振器自身老化或者环境温度，则在整个工作的温度范围内晶体谐振器的工作频率相对于基准温度时的工作频率也会出现一定的偏离，这时第一晶振频率即为在整个温度范围内的第二工作频率。

本实用新型实施例中，FPGA单元与晶体谐振器相连，可以用于计算晶体谐振器的频率补偿值，该频率补偿值可以是晶体谐振器在实际应用中所产生的工作频率与通信设备的时钟信号实际所需要的工作频率之间的偏离值，该偏离值可能会对主从通信设备之间的时钟信号的同步产生影响，如可能会对整个通信系统中主从设备之间的通信产生干扰或者造成信号错位等，从而影响时钟信号的同步。本实用新型实施例中可以通过FPGA单元计算从设备中晶体谐振器的频率补偿值，以对晶体谐振器产生的晶振频率进行调节，再根据调节后的晶振频率产生正确的时钟信号，提高了主从通信设备之间的同步性能。

在实际应用中，FPGA单元可以采用但不仅限于以下方式计算频率补偿值：

频率补偿电路中的FPGA单元获取在第N个晶振周期中主设备的计数器值与从设备的计数器值之间的第一差值，及在第N+1个晶振周期中主设备的计数器值与从设备的计数器值之间的第二差值，并基于第一差值和第二差值计算得出频率补偿值。其中，主设备可以为通信系统中的主通信设备，从设备可以为通信系统中的从通信设备，比如主通信设备可以是基站，而从通信设备可以是终端，如手机。通常来说，主通信设备和从通信设备中可以分别设置有计数器，计数器可以是时钟计数器，其可以分别用于对主通信设备发出的报文进行计数及对从设备接收到的报文进行计数。

在实际应用中，请参见图4，主设备为主通信设备，从设备为从通信设备，主从通信设备之间可以通过无线方式或者有线方式进行连接，如可以通过局域网连接。

在实际应用中，假设从设备接收到第n个同步报文时，主设备中主时钟的计数器值为M0，从时钟的计数器值为N0；在从设备收到第(n+1)个同步报文时，主时钟的计数器值为M1，从时钟的计数器值为N1，其中，由于同步报文是周期性发布的，在从设备接收到第n个同步报文到从设备接收到第(n+1)个同步报文可以为一个晶振周期，该晶振周期可以是固定的。因此，在从设备接收到第(n+2)个同步报文时，主时钟计数器值为M2，从时钟的计数器值为N2，其中，

M2＝(M1-M0)+M1

N2＝(N1-N0)+N1

要使主设备的主时钟和从设备的从时钟同步，则要使得M2＝N2，在从设备接收到第(n+1)个同步报文到接收到第(n+2)个同步报文之间，从时钟计数器值的增量为(M2-N1)，(M2-N1)-(N1-N0)＝2×(M1-N1)-(M0-N0)。

可见(M2-N1)这个增量比原有的增量(N1-N0)增加了

2×(M1-N1)-(M0-N0)，

即2Offset1-Offset0，其中Offset1＝M1-N1，用于指示在第N+1个晶振周期中主从设备计数器值之间的第一差值，Offset0＝M0-N0可以用于指示在第N个晶振周期中主从设备计数器值之间的第二差值。通过调整频率补偿值，即加数寄存器的值(本文中用CompValue表示)可以调节该增量，其调节量为

由于N1-N0的值很大而变化相对较小，CompValue的值也相对较大而变化相对较小，则

ΔCompValue＝k×(2×Offset1-Offset0)

其中，k为常数。而在不同系统中，k值可以是固定的，比如k可以取一个固定值如3，然后根据两次时间戳再利用上述计算方法求得频率补偿值。比如，取k为3，N为2，在第3个晶振周期中主从设备计数器值之间的第一差值为30，即Offset1为30，在第2个晶振周期中主从设备计数器值之间的第二差值为20，即Offset0为20，再根据上述公式可以求得频率补偿值为ΔCompValue＝3×(2×30-20)＝120。

通过上述方法可以计算并调整加数寄存器CompValue的值，可以使得主设备的发射机和从设备的接收机的时钟频率差可调，从而能够将晶振频率调节到所需的精度范围内。

本实用新型实施例中，累加器可以获取频率补偿值及读取在第N个晶振周期中写入累加器的第N数值，并在当前的第N+1个晶振周期中基于频率补偿值及第N数值获得不同于第N数值的第N+1数值，将第N+1数值重新写入累加器中作为在第N+2个晶振周期中累加器可以读取的值，其中，N为正整数。

比如，在每个晶振周期中，在当前晶振周期中累加器可以读取上个晶振周期中存入累加器的值，并将该值与频率补偿值相加，并且将相加所得的结果重新写到累加器中，以覆盖累加器在上个晶振周期中保存的值。如取N值为5，则在第5个晶振周期中会写入累加器一个数值，即第5数值，而在当前的第6个晶振周期中，累加器可以根据获取的频率补偿值和读取自身的第5数值获得不同于第5数值的第6数值，然后将该第6数值重新写入累加器中以覆盖第5数值，为下一个周期的计算作准备。

可选的，频率补偿电路还可以包括与累加器连接且可以用于计数的时钟计数器。当在第N+1个晶振周期中第N+1数值大于累加器的预设阈值时，则时钟计数器在第N+2个晶振周期增加一个计数值，以对第一晶振频率进行补偿。累加器的预设阈值可以为累加器存储数据的存储值。

比如，累加器中的初始值可以是加数寄存器中的值，然后累加器可以根据晶振时钟，每个时钟就累加一次加数寄存器中的值，如果累加器已累加满，即当前的累加值已大于累加器存储数据的存储值，就会产生进位标志，然后该进位标志就会触发时钟计数器增加1，以在从设备中晶体谐振器当前所产生的第一晶振频率进行补偿，时钟计数器再根据对第一晶振频率补偿后所得的第二晶振频率就可以产生新的补偿后的时钟信号。时钟计数器就是频率补偿时钟，可以通过调节加数寄存器的值来调节补偿时钟。

可选的，累加器可以是包括用于表示第N+1数值是否发生溢出的进位标志位，及用于在第N+1数值发生溢出时对第N+1数值进行清零的清零部件。每个晶振周期中，累加器可以将自身原来的值与保存在加数寄存器中的频率补偿值相加，会产生一个进位标志位，而该进位标志位可以表示该次加法是否产生了溢出或者进位。如果发生溢出，则在下一个晶振周期，时钟计数器增加一个计数值，且累加器对此次相加的结果进行清零；如果没有发生溢出，则在下一个晶振周期，时钟计数器保持原值。

在实际应用中，在一个周期内主设备向从设备发出了频率为3.5MHz的时钟信号，假设该时钟信号为正确的时钟信号，则若要保证从设备接收到该时钟信号与主设备的同步，从设备中晶体谐振器所产生的工作频率也应该达到3.5MHz或者在一定精度范围内接近3.5MHz。由于晶振在工作过程中会受到自身老化或者环境温度的影响，其实际所产生的晶振频率可能达不到3.5MHz，可能产生的频率只有3MHz，与从设备需要的频率间的偏离值为0.5MHz。这时，可以利用本实用新型实施例提供的频率补偿电路对该偏离值进行补偿，使得从设备中的晶振频率达到3.5MHz，从设备再根据该晶振频率产生可以与主设备同步的时钟信号。

本实用新型实施例中，频率补偿电路可以设置于印制电路板上，该印制电路板位于从设备中，即可以将晶体谐振器、FPGA单元等功能部件通过焊接等方式布置在印制电路板上以形成频率补偿电路。其中，印制电路板可以为单面的电路板也可以是双面的电路板，设计人员可根据实际需要进行选择使用，对此本实用新型实施例中不作限制。

或者，可以采用一定的工艺，将频率补偿电路包括的晶体谐振器、FPGA单元、累加器等元件及布线互连在一起，制作在一小块或者几小块半导体晶片或者介质基片上，然后可以封装在一个管壳内，成为具有所需要的频率补偿电路功能的结构。通过将上述元件在结构上组成一个整体，可以使得通信设备元件更加微小，从而降低功耗，提高电路的可靠性。

可选的，频率补偿电路还可以包括输入部件，该输入部件用于接收主设备发送的标准时钟信号，该标准时钟信号可以是无失真的时钟信号。

可选的，频率补偿电路还可以包括输出部件，该输出部件可以用于输出从设备以主设备发送的标准时钟信号为基准，并根据补偿后的第二晶振频率产生的补偿后的时钟信号。

本实用新型实施例中，若从设备中产生的时钟信号与主设备发出的时钟信号不同步，即从设备中的晶体谐振器所产生的晶振频率达不到同步时钟信号所需要的工作频率时，首先，在当前晶振周期中FPGA单元会对晶体谐振器的频率补偿值进行计算，累加器读取上个周期中写入累加器的值，然后将该值与频率补偿值相加，若相加的结果大于累加器存储数据的阈值，则在下个晶振周期中时钟计数器会增加一个计数值，即在一个晶振周期中晶振所振荡的次数达不到所需要的次数时，可以通过时钟计数器增加数值来补偿，从而对晶振所产生的晶振频率进行补偿。晶振频率可调节确保了通信设备之间能够实现时钟信号同步。

以上所述，以上的所有实施例仅用以对本实用新型的技术方案进行的详细的介绍，且以上实施例的说明仅仅只是用于帮助理解本实用新型的方法及其核心思想，不应该理解为对本实用新型的限定。本技术领域的技术人员在本实用新型揭露的技术范围内，可以轻易的想到的变化或者替换，都应该涵盖在本实用新型的保护范围之内。

显然，本领域的技术人员可以对本实用新型进行各种改的和变形而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同的技术范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (10)

1.一种频率补偿电路，其特征在于，包括：

晶体谐振器，用于产生第一晶振频率；

现场可编程门阵列FPGA单元，与所述晶体谐振器相连，用于计算所述晶体谐振器的频率补偿值；

累加器，用于获取所述频率补偿值及读取在第N个晶振周期中写入所述累加器的第N数值，并在当前的第N+1个晶振周期中基于所述频率补偿值及所述第N数值获得不同于所述第N数值的第N+1数值，将所述第N+1数值重新写入所述累加器中；其中，所述N为正整数；

时钟计数器，与所述累加器连接，所述时钟计数器用于计数；

其中，当在所述第N+1个晶振周期中所述第N+1数值大于累加器的预设阈值时，则所述时钟计数器在第N+2个晶振周期增加一个计数值，以对所述第一晶振频率进行补偿。

2.如权利要求1所述的频率补偿电路，其特征在于，所述FPGA单元用于获取在所述第N个晶振周期中主设备的计数器值与从设备的计数器值之间的第一差值，及在所述第N+1个晶振周期中所述主设备的计数器值与所述从设备的计数器值之间的第二差值，并基于所述第一差值和所述第二差值计算得出所述频率补偿值。

3.如权利要求2所述的频率补偿电路，其特征在于，所述频率补偿电路还包括与所述FPGA单元连接的加数寄存器，所述加数寄存器用于获取并存放所述频率补偿值。

4.如权利要求3所述的频率补偿电路，其特征在于，所述累加器包括进位标志位，所述进位标志位用于表示所述第N+1数值是否发生溢出。

5.如权利要求4所述的频率补偿电路，其特征在于，所述累加器还包括清零部件，所述清零部件用于在所述第N+1数值发生溢出时对所述第N+1数值进行清零。

6.如权利要求5所述的频率补偿电路，其特征在于，所述时钟计数器根据对所述第一晶振频率补偿后的第二晶振频率产生补偿时钟。

7.如权利要求6所述的频率补偿电路，其特征在于，所述晶体谐振器的材质为石英材料。

8.如权利要求2所述的频率补偿电路，其特征在于，所述频率补偿电路设置于印制电路板上，所述印制电路板位于所述从设备中。

9.如权利要求8所述的频率补偿电路，其特征在于，所述频率补偿电路还包括输入部件，所述输入部件用于接收所述主设备发送的标准时钟信号。

10.如权利要求6或9所述的频率补偿电路，其特征在于，所述频率补偿电路还包括输出部件，所述输出部件用于输出所述从设备根据第二晶振频率及所述主设备发送的标准时钟信号产生的补偿后的时钟信号；其中，所述第二晶振频率为所述时钟计数器对所述第一晶振频率补偿后的晶振频率。