CN204990054U - 一种基准电压源 - Google Patents

Abstract

本实用新型公开了一种基准电压源。一种基准电压源包括第一PMOS管、第一NPN管、第一NMOS管、第一电阻、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第二NPN管、第三NPN管、第二电阻、第三电阻、第一运算放大器、第六PMOS管、第四电阻、第五电阻、第六电阻。

Description

一种基准电压源

技术领域

本实用新型涉及基准电压源。

背景技术

为了得到基准电压，设计了基准电压源。

发明内容

本实用新型旨在提供一种基准电压源。

一种基准电压源，包括第一PMOS管、第一NPN管、第一NMOS管、第一电阻、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第二NPN管、第三NPN管、第二电阻、第三电阻、第一运算放大器、第六PMOS管、第四电阻、第五电阻、第六电阻：

所述第一PMOS管的栅极接地，漏极接所述第一NMOS管的栅极和所述第一NPN管的集电极，源极接电源电压VCC；

所述第一NPN管的基极接所述第二NPN管的基极和所述第三NPN管的基极和所述第五电阻的一端和所述第六电阻的一端，集电极接所述第一PMOS管的漏极和所述第一NMOS管的栅极，发射极接地；

所述第一NMOS管的栅极接所述第一PMOS管的漏极和所述第一NPN管的集电极，漏极接所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第四PMOS管的栅极和漏极和所述第五PMOS管的栅极和所述第二NPN管的集电极和所述第一运算放大器的正输入端，源极接所述第一电阻的一端；

所述第一电阻的一端接所述第一NMOS管的源极，另一端接地；

所述第二PMOS管的栅极接所述第三PMOS管的栅极和所述第四PMOS管的栅极和漏极和所述第五PMOS管的栅极和所述第一NMOS管的漏极，漏极接所述第四PMOS管的源极，源极接电源电压VCC；

所述第三PMOS管的栅极接所述第二PMOS管的栅极，漏极接所述第五PMOS管的源极，源极接电源电压VCC；

所述第四PMOS管的栅极和漏极接在一起再接所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第一NMOS管的漏极和所述第一运算放大器的正输入端，源极接所述第二PMOS管的漏极；

所述第五PMOS管的栅极接所述第四PMOS管的栅极和漏极，漏极接所述第三NPN管的集电极和所述第一运算放大器的负输入端，源极接所述第三PMOS管的漏极；

所述第二NPN管的基极接所述第一NPN管的基极和所述第三NPN管的基极和所述第五电阻的一端和所述第七电阻的一端，集电极接所述第四PMOS管的栅极和漏极和所述第一运算放大器的负输入端，发射极接所述第二电阻的一端；

所述第三NPN管的基极接所述第一NPN管的基极和所述第二NPN管的基极和所述第五电阻的一端和所述第六电阻的一端，集电极接所述第五PMOS管的漏极和所述第一运算放大器的正输入端，发射极接所述第二电阻的一端和所述第三电阻的一端；

所述第二电阻的一端接所述第二NPN管的发射极，另一端接所述第三NPN管的发射极和所述第三电阻的一端；

所述第三电阻的一端接所述第二电阻的一端和所述第三NPN管的发射极，另一端接地；

所述第一运算放大器的正输入端接所述第五PMOS管的漏极和所述第三NPN管的集电极，负输入端接所述第四PMOS管的栅极和漏极和所述第二NPN管的集电极，输出端接所述第六PMOS管的栅极；

所述第六PMOS管的栅极接所述第一运算放大器的输出端，漏极接所述第四电阻的一端，源极接电源电压VCC；

所述第四电阻的一端接所述第六PMOS管的漏极，另一端接所述第五电阻的一端并作为基准电压VREF输出端；

所述第五电阻的一端接所述第四电阻的一端，另一端接所述第六电阻的一端和所述第一NPN管的基极和所述第二NPN管的基极和所述第三NPN管的基极；

所述第六电阻的一端接所述第五电阻的一端和所述第一NPN管的基极和所述第二NPN管的基极和所述第三NPN管的基极。

所述第一PMOS管、所述第一NPN管、所述第一NMOS管、所述第一电阻构成启动电路，所述第一PMOS管的栅极接地而导通，把所述第一NMOS管的栅极电压拉高而使得所述第一NMOS管导通，有启动电流通过所述第四PMOS管镜像给所述第五PMOS管再把电流传给带隙基准核心电路部分；所述第二NPN管、所述第三NPN管、所述第二电阻构成基准电压源的核心部分；所述第一运算放大器、所述第六PMOS管、所述第四电阻、所述第五电阻、所述第六电阻构成反馈电路部分，从而稳定基准电压VREF基准电压，m为所述第二NPN管和所述第三NPN管的发射极面积比值；启动电路提供启动电流后，电压基准源正常工作后，由于所述第一NPN管导通使得所述第一NMOS管的栅极拉低，所述第一NMOS管的漏极就不会有电流流出，使启动电路部分关闭。

附图说明

图1为本实用新型的一种基准电压源的电路图。

具体实施方式

以下结合附图对本实用新型内容进一步说明。

一种基准电压源，如图1所示，包括第一PMOS管101、第一NPN管102、第一NMOS管103、第一电阻104、第二PMOS管105、第三PMOS管106、第四PMOS管107、第五PMOS管108、第二NPN管109、第三NPN管110、第二电阻111、第三电阻112、第一运算放大器113、第六PMOS管114、第四电阻115、第五电阻116、第六电阻117：

所述第一PMOS管101的栅极接地，漏极接所述第一NMOS管103的栅极和所述第一NPN管102的集电极，源极接电源电压VCC；

所述第一NPN管102的基极接所述第二NPN管109的基极和所述第三NPN管110的基极和所述第五电阻116的一端和所述第六电阻117的一端，集电极接所述第一PMOS管101的漏极和所述第一NMOS管103的栅极，发射极接地；

所述第一NMOS管103的栅极接所述第一PMOS管101的漏极和所述第一NPN管102的集电极，漏极接所述第二PMOS管105的栅极和所述第三PMOS管106的栅极和所述第四PMOS管107的栅极和漏极和所述第五PMOS管108的栅极和所述第二NPN管109的集电极和所述第一运算放大器113的正输入端，源极接所述第一电阻104的一端；

所述第一电阻104的一端接所述第一NMOS管103的源极，另一端接地；

所述第二PMOS管105的栅极接所述第三PMOS管106的栅极和所述第四PMOS管107的栅极和漏极和所述第五PMOS管108的栅极和所述第一NMOS管103的漏极，漏极接所述第四PMOS管107的源极，源极接电源电压VCC；

所述第三PMOS管106的栅极接所述第二PMOS管105的栅极，漏极接所述第五PMOS管108的源极，源极接电源电压VCC；

所述第四PMOS管107的栅极和漏极接在一起再接所述第二PMOS管105的栅极和所述第三PMOS管106的栅极和所述第一NMOS管103的漏极和所述第一运算放大器113的正输入端，源极接所述第二PMOS管105的漏极；

所述第五PMOS管108的栅极接所述第四PMOS管107的栅极和漏极，漏极接所述第三NPN管110的集电极和所述第一运算放大器113的负输入端，源极接所述第三PMOS管106的漏极；

所述第二NPN管109的基极接所述第一NPN管102的基极和所述第三NPN管110的基极和所述第五电阻116的一端和所述第七电阻117的一端，集电极接所述第四PMOS管107的栅极和漏极和所述第一运算放大器113的负输入端，发射极接所述第二电阻111的一端；

所述第三NPN管110的基极接所述第一NPN管102的基极和所述第二NPN管109的基极和所述第五电阻116的一端和所述第六电阻117的一端，集电极接所述第五PMOS管108的漏极和所述第一运算放大器113的正输入端，发射极接所述第二电阻111的一端和所述第三电阻112的一端；

所述第二电阻111的一端接所述第二NPN管109的发射极，另一端接所述第三NPN管110的发射极和所述第三电阻112的一端；

所述第三电阻112的一端接所述第二电阻111的一端和所述第三NPN管110的发射极，另一端接地；

所述第一运算放大器113的正输入端接所述第五PMOS管108的漏极和所述第三NPN管110的集电极，负输入端接所述第四PMOS管107的栅极和漏极和所述第二NPN管109的集电极，输出端接所述第六PMOS管114的栅极；

所述第六PMOS管114的栅极接所述第一运算放大器113的输出端，漏极接所述第四电阻115的一端，源极接电源电压VCC；

所述第四电阻115的一端接所述第六PMOS管114的漏极，另一端接所述第五电阻116的一端并作为基准电压VREF输出端；

所述第五电阻116的一端接所述第四电阻115的一端，另一端接所述第六电阻117的一端和所述第一NPN管102的基极和所述第二NPN管109的基极和所述第三NPN管110的基极；

所述第六电阻117的一端接所述第五电阻116的一端和所述第一NPN管102的基极和所述第二NPN管109的基极和所述第三NPN管110的基极。

所述第一PMOS管101、所述第一NPN管102、所述第一NMOS管103、所述第一电阻104构成启动电路，所述第一PMOS管101的栅极接地而导通，把所述第一NMOS管103的栅极电压拉高而使得所述第一NMOS管103导通，有启动电流通过所述第四PMOS管107镜像给所述第五PMOS管108再把电流传给带隙基准核心电路部分；所述第二NPN管109、所述第三NPN管110、所述第二电阻111构成基准电压源的核心部分；所述第一运算放大器113、所述第六PMOS管114、所述第四电阻115、所述第五电阻116、所述第六电阻117构成反馈电路部分，从而稳定基准电压VREF基准电压，m为所述第二NPN管109和所述第三NPN管110的发射极面积比值；启动电路提供启动电流后，电压基准源正常工作后，由于所述第一NPN管102导通使得所述第一NMOS管103的栅极拉低，所述第一NMOS管103的漏极就不会有电流流出，使启动电路部分关闭。

Claims (1)

1.一种基准电压源，其特征在于：包括第一PMOS管、第一NPN管、第一NMOS管、第一电阻、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第二NPN管、第三NPN管、第二电阻、第三电阻、第一运算放大器、第六PMOS管、第四电阻、第五电阻、第六电阻；

所述第一PMOS管的栅极接地，漏极接所述第一NMOS管的栅极和所述第一NPN管的集电极，源极接电源电压VCC；

所述第一NPN管的基极接所述第二NPN管的基极和所述第三NPN管的基极和所述第五电阻的一端和所述第六电阻的一端，集电极接所述第一PMOS管的漏极和所述第一NMOS管的栅极，发射极接地；

所述第一NMOS管的栅极接所述第一PMOS管的漏极和所述第一NPN管的集电极，漏极接所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第四PMOS管的栅极和漏极和所述第五PMOS管的栅极和所述第二NPN管的集电极和所述第一运算放大器的正输入端，源极接所述第一电阻的一端；

所述第一电阻的一端接所述第一NMOS管的源极，另一端接地；

所述第二PMOS管的栅极接所述第三PMOS管的栅极和所述第四PMOS管的栅极和漏极和所述第五PMOS管的栅极和所述第一NMOS管的漏极，漏极接所述第四PMOS管的源极，源极接电源电压VCC；

所述第三PMOS管的栅极接所述第二PMOS管的栅极，漏极接所述第五PMOS管的源极，源极接电源电压VCC；

所述第四PMOS管的栅极和漏极接在一起再接所述第二PMOS管的栅极和所述第三PMOS管的栅极和所述第一NMOS管的漏极和所述第一运算放大器的正输入端，源极接所述第二PMOS管的漏极；

所述第五PMOS管的栅极接所述第四PMOS管的栅极和漏极，漏极接所述第三NPN管的集电极和所述第一运算放大器的负输入端，源极接所述第三PMOS管的漏极；

所述第二NPN管的基极接所述第一NPN管的基极和所述第三NPN管的基极和所述第五电阻的一端和第七电阻的一端，集电极接所述第四PMOS管的栅极和漏极和所述第一运算放大器的负输入端，发射极接所述第二电阻的一端；

所述第三NPN管的基极接所述第一NPN管的基极和所述第二NPN管的基极和所述第五电阻的一端和所述第六电阻的一端，集电极接所述第五PMOS管的漏极和所述第一运算放大器的正输入端，发射极接所述第二电阻的一端和所述第三电阻的一端；

所述第二电阻的一端接所述第二NPN管的发射极，另一端接所述第三NPN管的发射极和所述第三电阻的一端；

所述第三电阻的一端接所述第二电阻的一端和所述第三NPN管的发射极，另一端接地；

所述第一运算放大器的正输入端接所述第五PMOS管的漏极和所述第三NPN管的集电极，负输入端接所述第四PMOS管的栅极和漏极和所述第二NPN管的集电极，输出端接所述第六PMOS管的栅极；

所述第六PMOS管的栅极接所述第一运算放大器的输出端，漏极接所述第四电阻的一端，源极接电源电压VCC；

所述第四电阻的一端接所述第六PMOS管的漏极，另一端接所述第五电阻的一端并作为基准电压VREF输出端；

所述第五电阻的一端接所述第四电阻的一端，另一端接所述第六电阻的一端和所述第一NPN管的基极和所述第二NPN管的基极和所述第三NPN管的基极；

所述第六电阻的一端接所述第五电阻的一端和所述第一NPN管的基极和所述第二NPN管的基极和所述第三NPN管的基极。