CN204631678U - 高电源抑制比的基准电压源 - Google Patents

Abstract

本实用新型公开了一种高电源抑制比的基准电压源。高电源抑制比的基准电压源包括第一电阻、第一NPN管、第二NPN管、第二电阻、第三NPN管、第一PMOS管、第三电阻、第四电阻、第四NPN管、第五电阻、第五NPN管、第六电阻、第六NPN管、第二PMOS管、第三PMOS管和第四PMOS管。利用本实用新型提供的高电源抑制比的基准电压源能提高电源抑制比。

Description

高电源抑制比的基准电压源

技术领域

本实用新型涉及基准电压源，尤其涉及到高电源抑制比的基准电压源。

背景技术

为了减少电源电压对基准电压的影响，设计了高电源抑制比的基准电压源。

发明内容

本实用新型旨在提供一种高电源抑制比的基准电压源。

高电源抑制比的基准电压源，包括第一电阻、第一NPN管、第二NPN管、第二电阻、第三NPN管、第一PMOS管、第三电阻、第四电阻、第四NPN管、第五电阻、第五NPN管、第六电阻、第六NPN管、第二PMOS管、第三PMOS管和第四PMOS管：

所述第一电阻的一端接电源电压VCC，另一端接所述第一NPN管的基极和集电极和所述第三NPN管的基极；

所述第一NPN管的基极和集电极接在一起再接所述第一电阻的一端和所述第三NPN管的基极，发射极接所述第二NPN管的基极和集电极；

所述第二NPN管的基极和集电极接在一起再接所述第一NPN管的发射极，发射极接地；

所述第二电阻的一端接电源电压VCC，另一端接所述第三NPN管的集电极；

所述第三NPN管的基极接第一电阻的一端和所述第一NPN管的基极和集电极，集电极接所述第二电阻的一端，发射极接所述第三电阻的一端和所述第一PMOS管的漏极；

所述第一PMOS管的栅极接所述第二PMOS管的栅极和漏极和所述第六NPN管的集电极，漏极接所述第三NPN管的发射极和所述第三电阻的一端，源极接所述第四PMOS管的栅极和漏极和所述第三PMOS管的栅极；

所述第三电阻的一端接所述第三NPN管的发射极和所述第一PMOS管的漏极，另一端接所述第四电阻的一端和所述第五电阻的一端并作为基准电压VREF输出端；

所述第四电阻的一端接所述第三电阻的一端和所述第五电阻的一端，另一端接所述第四NPN管的基极和集电极和所述第五NPN管的基极；

所述第四NPN管的基极和集电极接在一起再接所述第四电阻的一端和所述第五NPN管的基极，发射极接地；

所述第五电阻的一端接所述第三电阻的一端和所述第四电阻的一端，另一端接所述第五NPN管的集电极和所述第六NPN管的基极；

所述第五NPN管的基极接所述第四电阻的一端和所述第四NPN管的基极和集电极，集电极接所述第五电阻的一端和所述第六NPN管的基极，发射极接所述第六电阻的一端；

所述第六电阻的一端接所述第五NPN管的发射极，另一端接地；

所述第六NPN管的基极接所述第五电阻的一端和所述第五NPN管的集电极，集电极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极，发射极接地；

所述第二PMOS管的栅极和漏极接在一起再接所述第一PMOS管的栅极和所述第六NPN管的集电极，源极接所述第三PMOS管的漏极；

所述第三PMOS管的栅极接所述第一PMOS管的源极和所述第四PMOS管的栅极和漏极，漏极接所述第二PMOS管的源极，源极电源电压VCC；

所述第四PMOS管的栅极和漏极接在一起再接所述第一PMOS管的源极和所述第三PMOS管的栅极，源极接电源电压VCC。

所述第一电阻、所述第一NPN管、所述第二NPN管、所述第二电阻、所述第三NPN管构成启动电路，从电源电压VCC依次第一电阻、所述第一NPN管、所述第二NPN管形成电流，然后通过所述第一NPN管镜像给所述第三NPN管；所述第四电阻、所述第四NPN管、所述第五电阻、所述第五NPN管、所述第六电阻构成基准电压源的核心部分，基准电压m为所述第五NPN管和所述第四NPN管的面积比值；启动电路提供启动电流后，电压基准源正常工作后，由于所述第三NPN管的发射极电压升高，所述第三NPN管的发射极就不会有电流流出，所述第六NPN管和所述第二PMOS管构成电压基准源正常工作后反馈到基准电压源核心部分的工作电流，通过所述第二PMOS管镜像给所述第一PMOS管；所述第三PMOS管和所述第四PMOS管是为了减少电源电压VCC分别对所述第二PMOS管和所述第一PMOS管的影响，也即是提高了基准电压源的电源抑制比。

附图说明

图1为本实用新型的高电源抑制比的基准电压源的电路图。

具体实施方式

以下结合附图对本实用新型内容进一步说明。

高电源抑制比的基准电压源，如图1所示，包括第一电阻101、第一NPN管102、第二NPN管103、第二电阻104、第三NPN管105、第一PMOS管106、第三电阻107、第四电阻108、第四NPN管109、第五电阻110、第五NPN管111、第六电阻112、第六NPN管113、第二PMOS管114、第三PMOS管115和第四PMOS管116：

所述第一电阻101的一端接电源电压VCC，另一端接所述第一NPN管102的基极和集电极和所述第三NPN管105的基极；

所述第一NPN管102的基极和集电极接在一起再接所述第一电阻101的一端和所述第三NPN管105的基极，发射极接所述第二NPN管103的基极和集电极；

所述第二NPN管103的基极和集电极接在一起再接所述第一NPN管102的发射极，发射极接地；

所述第二电阻104的一端接电源电压VCC，另一端接所述第三NPN管105的集电极；

所述第三NPN管105的基极接第一电阻101的一端和所述第一NPN管102的基极和集电极，集电极接所述第二电阻104的一端，发射极接所述第三电阻107的一端和所述第一PMOS管106的漏极；

所述第一PMOS管106的栅极接所述第二PMOS管114的栅极和漏极和所述第六NPN管113的集电极，漏极接所述第三NPN管105的发射极和所述第三电阻107的一端，源极接所述第四PMOS管116的栅极和漏极和所述第三PMOS管115的栅极；

所述第三电阻107的一端接所述第三NPN管105的发射极和所述第一PMOS管106的漏极，另一端接所述第四电阻108的一端和所述第五电阻110的一端并作为基准电压VREF输出端；

所述第四电阻108的一端接所述第三电阻107的一端和所述第五电阻110的一端，另一端接所述第四NPN管109的基极和集电极和所述第五NPN管111的基极；

所述第四NPN管109的基极和集电极接在一起再接所述第四电阻108的一端和所述第五NPN管111的基极，发射极接地；

所述第五电阻110的一端接所述第三电阻107的一端和所述第四电阻108的一端，另一端接所述第五NPN管111的集电极和所述第六NPN管113的基极；

所述第五NPN管111的基极接所述第四电阻108的一端和所述第四NPN管109的基极和集电极，集电极接所述第五电阻110的一端和所述第六NPN管113的基极，发射极接所述第六电阻112的一端；

所述第六电阻112的一端接所述第五NPN管111的发射极，另一端接地；

所述第六NPN管113的基极接所述第五电阻110的一端和所述第五NPN管111的集电极，集电极接所述第一PMOS管106的栅极和所述第二PMOS管114的栅极和漏极，发射极接地；

所述第二PMOS管114的栅极和漏极接在一起再接所述第一PMOS管106的栅极和所述第六NPN管113的集电极，源极接所述第三PMOS管115的漏极；

所述第三PMOS管115的栅极接所述第一PMOS管106的源极和所述第四PMOS管116的栅极和漏极，漏极接所述第二PMOS管114的源极，源极电源电压VCC；

所述第四PMOS管116的栅极和漏极接在一起再接所述第一PMOS管106的源极和所述第三PMOS管115的栅极，源极接电源电压VCC。

所述第一电阻101、所述第一NPN管102、所述第二NPN管103、所述第二电阻104、所述第三NPN管105构成启动电路，从电源电压VCC依次第一电阻101、所述第一NPN管102、所述第二NPN管103形成电流，然后通过所述第一NPN管102镜像给所述第三NPN管105；所述第四电阻108、所述第四NPN管109、所述第五电阻110、所述第五NPN管111、所述第六电阻112构成基准电压源的核心部分，基准电压m为所述第五NPN管111和所述第四NPN管109的面积比值；启动电路提供启动电流后，电压基准源正常工作后，由于所述第三NPN管105的发射极电压升高，所述第三NPN管105的发射极就不会有电流流出，所述第六NPN管和所述第二PMOS管114构成电压基准源正常工作后反馈到基准电压源核心部分的工作电流，通过所述第二PMOS管114镜像给所述第一PMOS管106；所述第三PMOS管115和所述第四PMOS管116是为了减少电源电压VCC分别对所述第二PMOS管114和所述第一PMOS管106的影响，也即是提高了基准电压源的电源抑制比。

Claims (1)

1.高电源抑制比的基准电压源，其特征在于：包括第一电阻、第一NPN管、第二NPN管、第二电阻、第三NPN管、第一PMOS管、第三电阻、第四电阻、第四NPN管、第五电阻、第五NPN管、第六电阻、第六NPN管、第二PMOS管、第三PMOS管和第四PMOS管；

所述第一电阻的一端接电源电压VCC，另一端接所述第一NPN管的基极和集电极和所述第三NPN管的基极；

所述第一NPN管的基极和集电极接在一起再接所述第一电阻的一端和所述第三NPN管的基极，发射极接所述第二NPN管的基极和集电极；

所述第二NPN管的基极和集电极接在一起再接所述第一NPN管的发射极，发射极接地；

所述第二电阻的一端接电源电压VCC，另一端接所述第三NPN管的集电极；

所述第三NPN管的基极接第一电阻的一端和所述第一NPN管的基极和集电极，集电极接所述第二电阻的一端，发射极接所述第三电阻的一端和所述第一PMOS管的漏极；

所述第一PMOS管的栅极接所述第二PMOS管的栅极和漏极和所述第六NPN管的集电极，漏极接所述第三NPN管的发射极和所述第三电阻的一端，源极接所述第四PMOS管的栅极和漏极和所述第三PMOS管的栅极；

所述第三电阻的一端接所述第三NPN管的发射极和所述第一PMOS管的漏极，另一端接所述第四电阻的一端和所述第五电阻的一端并作为基准电压VREF输出端；

所述第四电阻的一端接所述第三电阻的一端和所述第五电阻的一端，另一端接所述第四NPN管的基极和集电极和所述第五NPN管的基极；

所述第四NPN管的基极和集电极接在一起再接所述第四电阻的一端和所述第五NPN管的基极，发射极接地；

所述第五电阻的一端接所述第三电阻的一端和所述第四电阻的一端，另一端接所述第五NPN管的集电极和所述第六NPN管的基极；

所述第五NPN管的基极接所述第四电阻的一端和所述第四NPN管的基极和集电极，集电极接所述第五电阻的一端和所述第六NPN管的基极，发射极接所述第六电阻的一端；

所述第六电阻的一端接所述第五NPN管的发射极，另一端接地；

所述第六NPN管的基极接所述第五电阻的一端和所述第五NPN管的集电极，集电极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极，发射极接地；

所述第二PMOS管的栅极和漏极接在一起再接所述第一PMOS管的栅极和所述第六NPN管的集电极，源极接所述第三PMOS管的漏极；

所述第三PMOS管的栅极接所述第一PMOS管的源极和所述第四PMOS管的栅极和漏极，漏极 接所述第二PMOS管的源极，源极电源电压VCC；

所述第四PMOS管的栅极和漏极接在一起再接所述第一PMOS管的源极和所述第三PMOS管的栅极，源极接电源电压VCC。