CN203537356U - 上电复位电路 - Google Patents

Abstract

本实用新型公开了一种电开关技术领域的上电复位电路，包括充电延迟模块、第一电容C1、第二PMOS管MP2、第三电阻R3、电源VCC、电压输出模块，充电延迟模块的两端连接电源VCC和地信号GND，充电延迟模块的输出端连接第二PMOS管MP2的控制端，电源VCC连接第二PMOS管MP2的源极，第二PMOS管MP2的漏极连接第一电容C1、第一电容C1的另一端连接地信号GND，第二PMOS管MP2的漏极和第一电容器C1连接的节点连接电压输出模块的输入端，第一电容器C1和第三电阻R3并联。它最终实现安全、可靠的对芯片提供上电复位作业。

Description

上电复位电路

技术领域

本实用新型涉及电开关技术领域，具体说是一种上电复位电路。 

背景技术

芯片是电子设备的重要组成部分，特别是工业控制领域，复杂的工业控制系统上可能有数百片，甚至数千片芯片在同时工作。芯片必须工作在一定的电压范围内，否则芯片内的程序会无序执行，甚至不能工作，同时芯片及其周围电路是时序数字电路，它需要稳定的时钟信号来提供稳定、可靠的时序逻辑。 

芯片启动工作时，都要进行复位，让芯片和系统处于确定的初始状态，并从初始状态开始工作。芯片的复位原理是，当芯片内的施密特触发器收到一个高电平并维持2个机器周期(24个振荡周期)以上，则芯片开始响应，并将芯片和系统复位，这个高电平的复位信号是通过上电复位电路来实现。 

通常在芯片设计时，都会考虑在芯片内集成或者在芯片的外围设置复位电路，通过复位电路来确保供应电源电压处于芯片的工作电压范围之内。复位电路包括上电复位电路POR(POWER ON RESET)，当电源上电的瞬间，电压不可能直接跳变到芯片可工作的电压范围，上电复位电路开始工作，输出复位信号，让系统复位，直到电源电压处于芯片可工作的电压范围以及晶体振荡器稳定工作后，复位信号才被撤除，芯片开始正常工作。 

上电复位电路包括阻容式上电复位电路、三极管上电复位电路、MOS管上电复位电路。阻容式上电复位电路，抗干扰能力差，只能用于干扰小的系统中，同时它还必须使用芯片的低电压检测功能；三极管上电复位电路，它是目前采用最多的上电复位电路，具有较强的抗干扰能力，复位电压可以通过外部参数调整，灵活性高，不过采用三极管作为电路组件，只有电流通过时，上电复位电路才能工作，功耗高、发热量大，电路面积大；MOS管上电复位电路不需要电流通过，只需要有栅极电压就能工作，体积小，发热量低，同时具有三极管上电复位电路的全部优点，是上电复位电路未来的设计方向。 

目前采用的MOS管上电复位电路，有通过检测电源上电边沿的方式，检测电源电压的方式，或者同时检测电源上电边沿和电源电压的方式来实现上电复位。在这些上电复位电路的实现方式中，检测电源上电边沿的方式，容易对极缓慢的上电失效，检测电源电压的方式，容易对快速的上电失效，同时检测电源上电边沿和电源电压的方式，虽然结合了二者的优点，但在电源质量不好时，容易受到干扰，出现误复位的动作，因而严重影响了上电复位电路的可靠性。 

实用新型内容

为了克服现有技术在采用MOS管上电复位电路时，采用检测电源上电边沿的方式的上电复位电路，容易对极缓慢的上电失效，采用检测电源电压的方式的上电复位电路，容易对快速的上电失效，采用同时检测电源上电边沿和电源电压的方式上电复位电路，在电源质量不好时，容易受到干扰，出现误复位的动作，因而严重影响了上电复位电路的可靠性的技术缺陷，本实用新型提供一种上电复位电路。 

为解决上述的技术问题，本实用新型采用以下技术方案： 

上电复位电路，包括充电延迟模块、第一电容C1、第二PMOS管MP2、第三电阻R3、电源VCC、电压输出模块，充电延迟模块的两端连接电源VCC和地信号GND，充电延迟模块的输出端连接第二PMOS管MP2的栅极控制端，电源VCC连接第二PMOS管MP2的源极，第二PMOS管MP2的漏极连接第一电容C1、第一电容C1的另一端连接 地信号GND，第二PMOS管MP2的漏极和第一电容C1连接的节点连接电压输出模块的输入端，第一电容C1和第三电阻R3并联。

本实用新型投入使用时，第一步，检查、调试电路：检查充电延迟模块、第一电容C1、第二PMOS管MP2、第三电阻R3、电源VCC、电压输出模块是否按照方案规定的方式连接，它们之间的硬件连接是否正常，如果出现异常，予以纠正；第二步，加电测试设备：启动电源，确认上电复位电路工作状态是否正常，正常后才投入使用；第三步，执行上电复位任务，上电时，充电延迟模块被缓慢充电，与之相连的第二PMOS管MP2的栅极控制端的电压缓慢上升，但是第二PMOS管MP2的源极迅速到达高电位，第二PMOS管MP2开启，第二PMOS管MP2的漏极对第一电容C1充电，通过电压输出模块输出一个高电平，当充电延迟模块充满电后，第二PMOS管MP2的栅极控制端的电压到达高电平，第二PMOS管MP2被关断，第一电容C1通过第三电阻R3放电，高电平回复低电平。 

本实用新型的原理就是，通过充电延迟模块来控制PMOS管的栅极电压，进而控制PMOS管的源极和漏极的导通时间，实现控制电压输出模块输出一个高电平的持续时间。电压输出模块和芯片内的施密特触发器相连，当这个高电平的持续时间维持2个机器周期上，则芯片开始响应，并将芯片和系统复位。 

和现有技术在芯片上电复位采用MOS管的上电复位技术方案相比，本实用新型无论是极缓慢的上电还是快速的上电，只有充电延迟模块在被充满的时候，才对第二PMOS管MP2的栅极提供一个高电压，从而关断第二PMOS管MP2，也正是基于这点儿，即使电源质量不好，提供的电压波动大也不受影响。采用第一电容C1并联第三电阻R3的方式，在第二PMOS管MP2被关断，第一电容C1通过第三电阻R3放电，高电平回复低电平，从而实现上电复位。 

为了进一步优化，提高充电延迟模块的充电延迟的可靠性、稳定性，作为优选，充电延迟模块包括第一PMOS管MP1、第二电阻R2、第一电阻R1，第一PMOS管MP1的漏极连接地信号GND，第一PMOS管MP1的源极连接第二电阻R2，第二电阻R2、第一电阻R1、电源VCC依次串联，第一电阻R1和第二电阻R2串联的节点连接第二PMOS管MP2的栅极控制端。 

以上是对上电复位电路的充电延迟控制能力的进一步改进。采用第一PMOS管MP1的源极连接第二电阻R2，第二电阻R2、第一电阻R1、电源VCC依次串联，这种方式可以有效增加充电的时间；采用第一电阻R1和第二电阻R2串联的节点连接第二PMOS管MP2的栅极控制端，这个节点的电压只有在第一PMOS管MP1充满电后，才会保持和电源VCC一样的电压，进而第二PMOS管MP2被关断，确保了第二PMOS管MP2开启的时间长度。 

为了进一步优化，提高电压输出模块输出电信号的稳定性，作为优选，电压输出模块包括反相器U1和反相器U2，反相器U1的输入端连接第二PMOS管MP2的漏极和第一电容C1连接的节点，反相器U1的输出端和反相器U2输入端连接，反相器U2的输出端连接复位输入引脚RST。 

以上是对上电复位电路电信号输出能力的进一步改进。反相器U1和反相器U2，相互串联有利于输出信号整形，提高高电平的输出质量。 

为了进一步优化，提高充电延迟模块对各种上电复位电路的适应性，作为优选，充电延迟模块不包括第一PMOS管P1，还包括第二电容C2，第二电容C2连接在地信号GND和第二电阻R2之间。 

以上是对上电复位电路的芯片适应能力的进一步改进。充电延迟模块的充电时间长短还和需要充电的期间的容量有关，PMOS管P1的充电容量较小，如果需要较长的充电时间，将第一PMOS管P1换成容量较大的第二电容C2就可以实现。 

为了进一步优化，提高上电复位电路的充电时间的平衡性，作为优选，上电复位电路的第一电阻R1，第二电阻R2，第三电阻R3的阻值比为1：3：3。 

以上是对上电复位电路的高低电平的时间控制能力的进一步改进。第一电阻和第二电阻R2的阻值比为1：3，从而保证第一PMOS管MP1的充电的稳定性，第二电阻R和第三电阻R3的阻值比为3：3，从而保证第一PMOS管MP1的充电时间和第一电容C1的放电时间存在固定的比例关系。 

与现有技术相比，本实用新型的有益效果是： 

1. 和现有技术在芯片上电复位采用MOS管的上电复位技术方案相比，本实用新型采用充电延迟模块来控制第二PMOS管MP2的导通时间，第二PMOS管MP2和第一电容C1及第三电阻R3形成一个高低电平发生器，反相器U1和反相器U2串联形成的电平整形模块的技术方案，无论是极缓慢的上电还是快速的上电，只有充电延迟模块在被充满的时候，才对第二PMOS管MP2的栅极提供一个高电压，从而关断第二PMOS管MP2，也正是基于这点儿，即使电源质量不好，提供的电压波动大也不受影响。采用第一电容C1并联第三电阻R3的方式，在第二PMOS管MP2被关断，第一电容C1通过第三电阻R3放电，高电平回复低电平。

2. 本实用新型的第一电阻R1，第二电阻R2，第三电阻R3的阻值比为1：3：3，第一电阻和第二电阻R2的阻值比为1：3，从而保证第一PMOS管MP1的充电的稳定性，第二电阻R和第三电阻R3的阻值比为3：3，从而保证第一PMOS管MP1的充电时间和第一电容C1的放电时间存在固定的比例关系。 

本实用新型解决了极缓慢上电、快速的上电失和电源质量不好上电时，采用现有的MOS管上电复位电路，上电复位时，出现失效的技术问题，本实用新型可以通过更换充电容量来满足绝大多数芯片的上电复位需求，具有很好的产业价值。 

附图说明

为了更清楚地说明本实用新型的实施例，下面将对描述本实用新型实施例中所需要用到的附图作简单的说明。显而易见的，下面描述中的附图仅仅是本实用新型中记载的一些实施例，对于本领域的技术人员而言，在不付出创造性劳动的情况下，还可以根据下面的附图，得到其它附图。 

图1为本实用新型的电路图。 

具体实施方式

为了使本领域的技术人员更好地理解本实用新型，下面将结合本实用新型实施例中的附图对本实用新型实施例中的技术方案进行清楚、完整的描述。显而易见的，下面所述的实施例仅仅是本实用新型实施例中的一部分，而不是全部。基于本实用新型记载的实施例，本领域技术人员在不付出创造性劳动的情况下得到的其它所有实施例，均在本实用新型保护的范围内。 

实施例一： 

如图1所示，本实用新型，包括充电延迟模块、第一电容C1、第二PMOS管MP2、第三电阻R3、电源VCC、电压输出模块，充电延迟模块的两端连接电源VCC和地信号GND，充电延迟模块的输出端连接第二PMOS管MP2的栅极控制端，电源VCC连接第二PMOS管MP2的源极，第二PMOS管MP2的漏极连接第一电容C1、第一电容C1的另一端连接 地信号GND，第二PMOS管MP2的漏极和第一电容C1连接的节点连接电压输出模块的输入端，第一电容C1和第三电阻R3并联。

本领域技术人员可根据实际施工环境和工件的要求自由选择组件的参数。 

实施例二： 

为了提高上电复位电路的充电延迟控制能力，本实施例在实施例一的基础上进一步地改进，本实施例的充电延迟模块包括第一PMOS管MP1、第二电阻R2、第一电阻R1，第一PMOS管MP1的漏极连接地信号GND，第一PMOS管MP1的源极连接第二电阻R2，第二电阻R2、第一电阻R1、电源VCC依次串联，第一电阻R1和第二电阻R2串联的节点连接第二PMOS管MP2的栅极控制端。

实施例三： 

为了提高上电复位电路的电信号输出能力，本实施例在实施例一～二的任意一个实施例的基础上进一步地改进，本实施例的电压输出模块包括反相器U1和反相器U2，反相器U1的输入端连接第二PMOS管MP2的漏极和第一电容C1连接的节点，反相器U1的输出端和反相器U2输入端连接，反相器U2的输出端连接复位输入引脚RST。

实施例四： 

为了提高上电复位电路的的芯片适应能力，本实施例在实施例一～三的任意一个实施例的基础上进一步地改进，本实施例的充电延迟模块不包括第一PMOS管P1，还包括第二电容C2，第二电容C2连接在地信号GND和第二电阻R2之间。

实施例五： 

为了提高上电复位电路高低电平的时间控制能力，本实施例在实施例四的基础上进一步地改进，本实施例的上电复位电路的第一电阻R1，第二电阻R2，第三电阻R3的阻值比为1：3：3。

如上所述便可实现该实用新型。 

Claims (5)

1.上电复位电路，其特征在于：包括充电延迟模块、第一电容C1、第二PMOS管MP2、第三电阻R3、电源VCC、电压输出模块，所述充电延迟模块的两端连接电源VCC和地信号GND，充电延迟模块的输出端连接第二PMOS管MP2的栅极控制端，所述电源VCC连接第二PMOS管MP2的源极，第二PMOS管MP2的漏极连接第一电容C1、第一电容C1的另一端连接 GND，第二PMOS管MP2的漏极和第一电容C1连接的节点连接电压输出模块的输入端，第一电容C1和第三电阻R3并联。

2.根据权利要求1所述的上电复位电路，其特征在于：所述的充电延迟模块包括第一PMOS管MP1、第二电阻R2、第一电阻R1，所述第一PMOS管MP1的漏极连接地信号GND，第一PMOS管MP1的源极连接第二电阻R2，所述第二电阻R2、第一电阻R1、电源VCC依次串联，第一电阻R1和第二电阻R2串联的节点连接第二PMOS管MP2的栅极控制端。

3.根据权利要求1所述的上电复位电路，其特征在于：所述的电压输出模块包括反相器U1和反相器U2，所述反相器U1的输入端连接第二PMOS管MP2的漏极和第一电容C1连接的节点，反相器U1的输出端和反相器U2输入端连接，反相器U2的输出端连接复位输入引脚RST。

4.根据权利要求1或2所述的上电复位电路，其特征在于：所述的充电延迟模块不包括第一PMOS管P1，还包括第二电容C2，所述第二电容C2连接在地信号GND和第二电阻R2之间。

5.根据权利要求4所述的上电复位电路，其特征在于：所述的第一电阻R1，第二电阻R2，第三电阻R3的阻值比为1：3：3。

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