CN203260043U

CN203260043U - 超高频rfid的pie解码与crc校验同步进行的电路

Info

Publication number: CN203260043U
Application number: CN 201320203438
Authority: CN
Inventors: 王俊; 黄凤英; 黄继伟; 许育森; 安奇; 林安
Original assignee: Fuzhou University
Current assignee: Fuzhou University
Priority date: 2013-04-20
Filing date: 2013-04-20
Publication date: 2013-10-30
Anticipated expiration: 2023-04-20

Abstract

本实用新型提供一种超高频RFID的PIE解码与CRC校验同步进行的电路，包括边沿检测脉冲模块、行波计数器、状态机、比较器、CG模块以及CRC模块；边沿检测脉冲模块的输出端分别与行波计数器、状态机以及CG模块的输入端连接，CG模块的输出端与CRC模块的输入端连接；行波计数器的输出端与比较器的输入端连接，比较器的输出端与CRC模块的输入端连接；行波计数器还通过状态机与比较器连接。本实用新型不仅实现了PIE解码过程与CRC校验过程的同步，而且电路结构简单，设计成本低。

Description

超高频RFID的PIE解码与CRC校验同步进行的电路

技术领域

本实用新型涉及微电子领域，尤其涉及一种超高频RFID的PIE解码与CRC校验同步进行的电路。

背景技术

近年来，随着微电子、集成电路、计算机网络技术以及全球化商业模式的高速发展，射频识别(Radio Frequency Identification ,RFID)技术得到迅速发展，且被列为21世纪最具有前景和核心价值技术之一。而RFID标签作为RFID系统的信息载体，在物联网系统中占据重要的地位，其发展潜力巨大，并向低功耗、低成本、多功能、高安全性等方向发展[1]。其中，ISO/IEC 18000.6C[2]协议规定的超高频(860MHz ~ 960MHz) RFID技术由于其多功能性以及高速通信速率获得了更多业界的关注。

RFID系统通常由阅读器和标签组成，它们之间的通信数据采用无接触方式传输，因此数据易受到外界干扰，导致传输错误[3]。而RFID协议采用CRC(Cycle Redundancy Check)作为数据正确性校验的方法。CRC算法分串行和并行2种，并行算法在一个时钟内可处理多位数据，串行方法在一个时钟周期内只处理一位数据。目前，多数采用运算速度快的并行CRC算法，来满足超高频RFID的高速通信要求，但并行CRC算法消耗的芯片面积较大，处理数据的时间也较长，并且并行CRC电路较难以实现，不仅增加了工作量，同时加大了电路的复杂度。

实用新型内容

本实用新型主要解决的技术问题是提供一种超高频RFID的PIE解码与CRC校验同步进行的电路，实现PIE解码与串行CRC校验的同步，克服现有技术中存在的电路复杂，设计成本高的问题。

为解决上述技术问题，本实用新型采用的一个技术方案是：提供一种超高频RFID的PIE解码与CRC校验同步进行的电路，包括边沿检测脉冲模块、行波计数器、状态机、比较器、CG模块以及CRC模块；所述边沿检测脉冲模块的输出端分别与行波计数器、状态机以及CG模块的输入端连接，所述CG模块的输出端与CRC模块的输入端连接；所述行波计数器的输出端与所述比较器的输入端连接，所述比较器的输出端与CRC模块的输入端连接；所述行波计数器还通过所述状态机与比较器连接。

其中，所述CRC模块中的CRC校验电路为CRC16校验电路。

其中，所述CRC模块中的CRC校验电路为CRC5校验电路。

本实用新型的有益效果是：电路结构简单，通过配合相应的软件，即利用边沿检测脉冲模块对PIE符号进行上升沿检测，检测到一个PIE数据符的上升沿后对其进行解码并会产生一个脉冲，然后用这个脉冲去控制产生CRC模块的时钟信号，进而达到一个PIE数据符解码后就能进行一次CRC计算，实现了PIE解码过程与CRC校验过程的同步，这样的效果是可以加快数据处理时间；与此同时，本实用新型还利用 FPGA对所设计的电路进行了仿真分析对比，结果表明，本实用新型提供的技术方案与现有技术相比，电路结构简单、芯片面积消耗更少、整个处理数据时间更快、设计成本大大降低等优势。

附图说明

图1是本实用新型超高频RFID的PIE解码与CRC校验同步进行的电路的结构图；

图2是本实用新型中CG模块的具体电路结构图；

图3是一实施方式中CRC模块采用的CRC校验电路图；

图4是另一实施方式中CRC模块采用的CRC校验电路图；

图5是本实用新型行波计数器的结构图；

图6是PIE解码模型；

图7是PIE数据解码及g_clk时钟信号产生过程；

图8是Select命令PIE解码及串行CRC16校验仿真波形；

图9是Query命令PIE解码及串行CRC16校验仿真波形；

标号说明：

1-边沿检测脉冲模块，2-行波计数器， 3-状态机，4-比较器，5-CG模块，6-CRC模块。

具体实施方式

为详细说明本实用新型的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。这里要强调，本实用新型要求保护的是权利要求中提出的结构连接技术特征，至于后续关于软件的实施方式不要求保护，由于本实用新型电路结构连接简单，相较于现有的电路结构，不仅节省了设计成本，而且在性能上更为优越。

请参阅图1至图7，本实施方式提供一种超高频RFID的PIE解码与CRC校验同步进行的电路，具体请参阅图1，本实用新型包括边沿检测脉冲模块1、行波计数器2、状态机3、比较器4、CG模块5以及CRC模块6。边沿检测脉冲模块1的输入端用以接收外部输入的PIE符号，边沿检测脉冲模块1的输出端分别与行波计数器2、状态机3以及CG模块5的输入端连接。CG模块5的输出端与CRC模块6的输入端连接；CG模块5和状态机3均还包括时间信号输入端，CG模块5以及状态机3均被输入同一时钟信号。所述行波计数器2的输出端与所述比较器4的输入端连接，所述比较器4的输出端与CRC模块6的输入端连接；所述行波计数器2还通过所述状态机3与比较器4连接。具体的，图2表明了CG模块5的具体电路结构图。在实施方式中，所述CRC模块6采用的是CRC5校验电路，其具体电路图如图3所示。在另外的实施方式中，所述CRC模块6采用的是CRC16校验电路，其具体电路图如图4所示。

为了让一般技术人员更好的理解本实用新型的已经连接关系，下面结合软件原理对本实用新型的硬件特征做进一步说明。在本实用新型中，边沿检测脉冲模块1主要检测PIE数据的上升沿，从而产生一个边沿检测脉冲，如图5所示。因行波计数器2仅在第一级触发器时钟端连接高频时钟clk_sys，第二级时钟端由第一级输出驱动，第三级由第二级输出驱动，以此类推。而传统计数器（如进位加法器）的每个触发器时钟端都由时钟信号驱动，因此，时钟翻转将带来根大的功耗，本文采用行波计数器2计数每个PIE符号脉冲间的值，可有效减少时钟翻转所造成的功耗。图6可看出，RFID数字基带解码过程主要分为解帧头和解数据两部分，其中状态机分为S_Idle，S_del，S_tari，S_rtcal ，S_trcal ，S_work六个状态。

在本实用新型中，对命令数据的解码过程分析如下：标签上电复位，初始化状态为S_Idle，当边沿检测脉冲模块1检测到低电平时状态从S_Idle转到S_Del状态，即开启解码电路，行波计数器2开始计定界符的低电平数；当边沿检测脉冲模块1检测到上升沿到来且长度达到要求后状态跳转到S_tari，再检测到上升沿到来时进入S_rtcal状态，行波计数器2计算出相邻脉冲间的cnt_num并赋给RTcal寄存器，并计算出中间值pivot=RTcal/2，作为后面比较器4解Data-0和Data-1的参考值。在S_trcal状态时，若行波计数器2计算出cnt_num大于RTcal的值，则表明该部分为TRcal校准符，即此帧头为前同步码，否则该部分认为是有效数据段，比较器4将cnt_num与pivot进行比较，当长度小于pivot，则PIE数据符号解码为逻辑“0”；比pivot长，则PIE数据符号解码为逻辑“1”。在S_work状态中，利用同样的方法对PIE符号进行解码，直到计数出的高电平长度大于RTcal，表示解码结束，并提供结束使能信号dec_st，此时状态重新跳回S_Idle状态，等待下一个命令数据解码。

图7描述了Data-1与Data-0两个PIE数据符的解码波形及g_clk时钟信号产生过程，在第k-1位PIE数据符结束处的上升沿采样到的计数值大于pivot，则PIE符号解码为“1”，即解码数据赋值为高电平；在k位PIE数据符结束处的上升沿采样到的计数值小于pivot，PIE符号解码为“0”，即解码数据赋值为低电平。同时，在上升沿处产生检测脉冲data_in_pose。将产生的上升沿检测脉冲data_in_pose作为控制信号跟系统时钟clk_sys相与得到CRC模块时钟信号g_clk，如图7所示，该门控时钟带有锁存器，目的是为了防止毛刺对CRC模块6产生影响。

由于阅读器发送给标签的数据经过PIE解码后为串行码，若采用并行CRC电路校验，则应将PIE解码后的串行数据转化成并行数据后才能输入到并行CRC校验模块；另外需进行CRC校验数据为不定长，导致并行CRC电路的并行度无法确定，从而增加了整个解码电路的工作量，同时加大了电路的复杂度，因此在解码电路中采用并行CRC电路实现起来较难。为了解决以上的不足且达到通信速率要求，以下将介绍如何实现CRC校验与PIE解码同步的方法。

A、串行CRC校验与解码同步

从图7可以看出，在第k-1位PIE数据解码结束后，CRC模块6的时钟信号g_clk随即产生，并对第k-1位解码后的数据dec_data进行采样和CRC计算，即每个PIE数据解码后，CRC模块6将输入一个时钟，且进行一次CRC计算，以此类推，在最后一个PIE数据结束上升沿的边沿脉冲，控制产生最后一个CRC模块6的时钟，即完成最后一位数据的CRC计算。当检测到结束使能信号dec_st为1时，表明PIE数据解码传输已结束，此时即可判断CRC寄存器的crc16_r或crc5_r值(由解码过程中对命令正确解析后决定)，若crc16_r=16’h1d0f或crc5_r=5’b0，则表示校验成功，数据传输正确。并将使能信号datain_en赋值为高电平，通知下一模块开始进行工作；否则认为传输出错，忽略该命令数据。

以上分析可知，数据解码结束时CRC校验也同步完成，CRC模块6并不占用额外的时钟周期来校验数据。因此采用PIE符号上升沿检测脉冲作为串行CRC模块6门控时钟控制信号，不仅可以实现CRC校验和解码同步，提高命令处理速度，同时也避免了CRC模块6中的CRC电路闲置时造成功耗的不必要浪费。

解码模块设计完成之后，选用Xilinx公司的Virtex4系列xc4vsx35型FPGA器件下载实现，并联合仿真工具ModelSim对其进行仿真验证。

图8显示了Select命令PIE解码及串行CRC16校验仿真波形，图9显示了Query命令PIE解码及串行CRC16校验仿真波形。从图中分析，Select命令数据完成PIE解码结束后，crc16_r寄存器的值为16’h1d0f，表明校验结果正确，因此传输Select命令时数据未出错。Query命令数据完成PIE解码结束后，crc5_r寄存器的值为5’b0，表明校验结果正确，因此传输Query命令时数据也未出错。而且图中的圈处可看出当解码结束标志到来时，CRC校验也同步校验完成，从而，解决了传统串行CRC电路处理数据慢的问题。

最后，用Synopsys 综合工具（Design Compiler）在SIMC 0.18??m标准CMOS工艺下，对设计的串行CRC和并行CRC与PIE解码模块进行了综合，综合后的面积报告如下表A所示，结果表明， PIE解码同步串行CRC校验电路模块比并行CRC校验的解码模块面积节省约为20.5%，减少了整个芯片面积，设计成本大大降低。

表A 两种电路结构的DC综合面积报告

综上所述，本实用新型提供一种超高频RFID的PIE解码与CRC校验同步进行的电路，利用边沿检测脉冲模块对PIE符号进行上升沿检测，检测到一个PIE数据符的上升沿后对其进行解码并会产生一个脉冲，然后用这个脉冲去控制产生CRC模块的时钟信号，进而达到一个PIE数据符解码后就能进行一次CRC计算，实现了PIE解码过程与CRC校验过程的同步，这样的效果是可以加快数据处理时间；与此同时本实用新型还利用 FPGA对所设计的电路进行了仿真分析对比，结果表明，本实用新型提供的技术方案与现有技术相比，具有算法结构更简单、芯片面积消耗更少、整个处理数据时间更快、设计成本大大降低等优势。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims

1.一种超高频RFID的PIE解码与CRC校验同步进行的电路，其特征在于：包括边沿检测脉冲模块、行波计数器、状态机、比较器、CG模块以及CRC模块；

所述边沿检测脉冲模块的输出端分别与行波计数器、状态机以及CG模块的输入端连接，所述CG模块的输出端与CRC模块的输入端连接；

所述行波计数器的输出端与所述比较器的输入端连接，所述比较器的输出端与CRC模块的输入端连接；所述行波计数器还通过所述状态机与比较器连接。

2.根据权利要求1所述的超高频RFID的PIE解码与CRC校验同步进行的电路，其特征在于：所述CRC模块中的CRC校验电路为CRC16校验电路。

3.根据权利要求1所述的超高频RFID的PIE解码与CRC校验同步进行的电路，其特征在于：所述CRC模块中的CRC校验电路为CRC5校验电路。