CN101814921B - 射频识别阅读器的数字基带系统的编码模块 - Google Patents

Abstract

本发明公开了一种射频识别阅读器的数字基带系统的编码模块，属于超高频射频识别集成电路设计技术领域，该模块包括时钟产生单元、RAM缓冲单元和同步编码单元，时钟产生单元生成各模块所需时钟，RAM缓冲单元由一个1bit x256的异步双端口RAM组成，用于缓冲数据；同步编码单元集成了PIE编码器以及前同步码/帧同步码选择器。数据从校验模块通过RAM缓冲单元，到达同步编码单元，完成编码后输出。本发明将编码单元和同步码选择集成在一个模块中，从而使射频识别阅读器的编码模块节省了硬件资源，提高了系统的运行效率，兼容性强，可应用于超高频射频识别阅读器中。

Description

射频识别阅读器的数字基带系统的编码模块

技术领域

本发明涉及超高频射频识别集成电路设计技术领域，特别是一种符合EPCC1G2标准的UHF RFID(超高频射频识别)阅读器的数字基带系统的编码模块。

背景技术

物联网(Internet of Things)是目前信息网络化发展的重要趋势，被称为计算机、互联网之后世界信息产业的第三次浪潮，无线射频识别技术RFID(RadioFrequency Identification)为物联网的关键技术之一。RFID技术是一种非接触式的自动识别技术，它通过射频信号自动识别目标对象并获取相关数据，以其识别可无线读写、信号穿透能力强、距离远、使用寿命长、环境适应性好、可多标签同时识别、信息存储容量大和数据可改写等优点，近年来得到了广泛应用。

EPC Global是制订电子产品代码(EPC)标准的组织机构，定义了电子物品编码的结构和甚高频的空气接口以及通讯的协议。Class1Gen2标准是该组织提出的新一代标签标准——EPC Class1Generation2(简称EPC C1G2)，并且此EPC C1G2标准已经纳入了ISO/IEC 18000-6c标准，是当前最新的标签与读写器通讯协议。

射频识别(RFID)阅读器数字基带系统由阅读器到标签的发送链路、标签到阅读器的接收链路及控制模块组成。发送链路包括编码单元、升余弦滤波器、Hilbert滤波器和CRC校验单元。接收链路包括信道滤波器、译码单元、碰撞检测单元和CRC校验单元。其中发送链路的编码单元采用的编码方式是脉冲间隔编码(PIE)。传统的脉冲间隔编码(PIE)方式中，数据输入和输出的速率一样，没有实现同步的功能，需要在RFID数字基带系统的编码模块外部增加数据缓冲的单元和同步的模块，从而增加了系统的硬件复杂度，降低了系统的运行效率。

发明内容

本发明要解决的技术问题是提供了一种新的RFID阅读器的数字基带编码模块，将数据缓冲器集成于编码模块中，并采用异步双端口的随机存取存储器(RAM-random access memory)来实现，使数据的读出和写入互不影响，提高了系统的运行效率，并使RFID阅读器系统PIE编码的输入输出速率不一致。本发明还集成了同步码的功效，实现前同步和帧同步，减小了硬件复杂度；能满足EPC Global C1G2协议的要求，并能应用于UHF RFID(超高频射频识别)数字基带系统中。

本发明的目的是这样实现的：

一种射频识别阅读器数字基带系统的编码模块，包括：

时钟产生器单元，用于产生所需的不同频率的时钟；

随机存取存储器缓冲单元，用于对输入数据的缓冲处理，根据所选用的时钟频率，将输入数据以不同的速率输出；

脉冲间隔同步编码单元，用于对输入数据进行编码，在对输入数据进行编码的过程中加入前同步码/帧同步码并实现输出。

所述时钟产生器单元有三个输入端口和两个输出端口，输入端口分别为Clk、Rst和en，clk为系统时钟输入端口，Rst为复位信号，en为使能信号，高电平有效；输出端口为clkw和clkr，clkw为随机存取存储器(RAM)缓冲单元的写时钟，clkr为随机存取存储器(RAM)缓冲单元的读时钟，clkr同时作为脉冲间隔同步编码单元的输入时钟clkp，时钟的相位可调。

所述随机存取存储器(RAM)缓冲单元由一个异步双端口随机存取存储器及一个地址产生器组成，输入端口为Clkw、Clkr、Rst、en、Data_in和Read，clkr和clkw为上一级单元输出的时钟信号输入端口，Rst为复位端口，en为使能端口，Data_in端口接收系统前端循环冗余校验(CRC)模块输出的需要编码的数据，read端口接收脉冲间隔同步编码单元3发出的读取信号。

所述脉冲间隔同步编码单元由一个控制器(control)、一个前同步码/帧同步码寄存器(Preamble/Frame Reg)、一个编码计数器(Encoding counter)以及一个PIE编码器(PIE encoder)构成，输入信号端口分别为Clkp、Rst、en、Data_from_ram及pof，Clkp由时钟生成器单元的Clkr端口产生，Rst为复位信号，en为使能信号，输入端口Data_from_ram接收经RAM缓冲单元的Data_topie端口输出的数据，以供编码，pof输入端口是选择信号输入，选择前同步Preamble或帧同步Frame-sync，输出信号端口为read和Data_ut，read端口输出给RAM缓冲单元以读取信号，Data_out端口将完成编码的数据输出。

所述前同步码为17位的二进制数，帧同步码为取前同步码的前9位二进制数，前同步码/帧同步码寄存器为17位的寄存器。

本发明针对业内广泛使用的EPC C1G2的标准，提出了一种符合该标准的RFID阅读器数字基带系统的编码模块，其中集成了数据缓冲单元以产生系统所要求的不同速率的数据，将前同步和帧同步功能加进了该编码模块中，节省了电路实现所需的硬件资源，提高了系统的运行效率，并采用IBM 130nm工艺库进行了实现，可成功应用在单芯片射频识别阅读器数字系统中。

附图说明

图1为本发明的结构框图

图2为本发明随机存取存储器缓冲单元结构图

图3为本发明脉冲间隔同步编码单元结构图

图4为本发明运用到的脉冲间隔同步编码单元的编码符号

图5为本发明运用到的脉冲间隔同步编码单元R＝＞T通讯中的前同步码

图6为本发明运用到的PIE脉冲间隔同步编码单元R＝＞T通讯中的帧同步码

具体实施方式

现结合附图对本发明进行详细描述：

参阅图1，本发明包括：时钟产生器单元1，随机存取存储器(RAM)缓冲单元2，脉冲间隔同步编码(PIE)单元3，时钟产生器单元1有三个输入端口和两个输出端口，输入端口分别为Clk、Rst和en，Clk为系统时钟输入端口，Rst为复位信号，en为使能信号，高电平有效；输出端口为Clkw和Clkr，Clkw为RAM缓冲单元2的写时钟，Clkr为RAM缓冲单元2的读时钟，Clkr同时作为脉冲间隔同步编码单元3的输入时钟Clkp，时钟的相位可调。

参阅图2，本发明随机存取存储器(RAM)缓冲单元2由一个异步双端口随机存取存储器(RAM)4及一个地址产生器5组成，输入端口为Clkw、Clkr、Rst、en、Data_in和Read，clkr和clkw为上一级单元输出的时钟信号输入端口，Rst为复位端口，en为使能端口，Data_in端口接收系统前端循环冗余校验(CRC)模块输出的需要编码的数据，read端口接收下一单元发出的读取信号。从时钟产生器模块1写入RAM的时钟速率Clkw为40K，读出RAM的时钟速率为Clkr为80K，Rst输入信号起到复位的作用，Data_in由数字基带系统中的循环冗余校验(CRC)模块6产生，形式为CRC 5或CRC 16，为阅读器需要编码的数据，当数据有效信号en为高电平的时候，地址产生器5就开始工作，Addr_w为RAM的写地址，在数据有效的时钟周期间，Addr_w每个时钟周期加1，持续增加直到将所有的有效数据都写入到异步双端口RAM 4中。当要读取异步双端口RAM 4数据的时候，脉冲间隔同步编码单元3会发送一个Read信号给地址产生器5，地址产生器5在接收到Read信号后，读地址信号Addr_r开始增加，每接收到一个Read信号，Addr_r就增加一次，直到读出异步双端口RAM 4中的所有数据。

参阅图3，本发明脉冲间隔同步编码单元3由一个控制器7(control)、一个前同步码/帧同步码寄存器8(Preamble/Frame Reg)、一个编码计数器9(Encoding counter)以及一个PIE编码器10(PIE encoder)构成，输入信号端口分别为Clkp、Rst、en、Data from ram及pof，Clkp由时钟生成器单元1的Clkr端口产生，Rst为复位信号，en为使能信号，输入端口Data_from_ram接收经RAM缓冲单元2的Data_to pie端口输出的数据，以供编码，pof输入端口是选择信号输入，选择前同步Preamble或帧同步Frame-sync，输出信号端口为read和Data_out，read端口输出给RAM缓冲单元2以读取信号，Data_out端口将完成编码的数据输出。由时钟生成器单元1产生的输入时钟Clk为80K，在Rst信号有效期间，在收到数据有效使能信号en时，控制器7首先通过Sel选择信号让前同步和帧同步码寄存器8(Preamble/Frame Reg)输出前同步码或者帧同步码，具体由Pof信号来选择。前同步和帧同步码寄存器8(Preamble/Frame Reg)中预置了前同步和帧同步码，在本发明所实现的电路中，前同步码为01011111011111110(17位)，帧同步码为前同步码去掉TRcal，TRcal的形式为八位二进制数，因此帧同步码为前9位010111110，所以寄存器8(Preamble/Frame Reg)由17位寄存器(register)组构成，当需要加前同步码时，就将前同步/帧同步码寄存器8中所有的数据逐位移位输出，而若需要加帧同步码时，就将前9位数逐位移位输出；在前同步码或者帧同步码输出完成以后，控制器7改变选择信号Sel的值使编码计数器9开始工作，编码计数器9完成PIE编码器10状态转换，并且通知RAM缓冲单元2中地址产生器5改变读地址。

本发明脉冲间隔同步编码单元3主要实现对阅读器发送指令的编码以及加前同步和帧同步码。PIE的编码方式参阅图4所示。Trai为阅读器对标签发讯息的基准时间间隔，为数据0的持续时间；Tari值可采用6.25μs至25μs之间的任意值。编码符号中的高电平代表所发送的连续波，低电平代表减弱的连续波。PW(射频脉冲宽度)的长度在数据-0和数据-1中应相同，且阅读器在同一个询问周期内的采用固定的Tari和PW值。数据-1的长度可在1.5Tari至2.0Tari之间，在同一个询问周期内，阅读器采用固定的数据-0和数据-1的时间长度。

发送链路：

阅读器应以前同步或帧同步来开始通讯，本发明将前同步码/帧同步码寄存器加进了脉冲间隔同步编码单元3，前同步码和帧同步码如图5和图6所示，前同步码用在Query指令之前，表征询问周期的开始。

前同步码由固定长度的起始分界符、数据-0，R＝＞T校准(RTcal)符和T＝＞R校准(TRcal)组成。

RTcal：RTcal值由阅读器来设置，RTcal的长度等于数据-0长度加数据-1长度。标签在接收到前同步码的同时，计算RTcal长度并计算pivot＝RTcal/2的长度。标签将后来的比pivot短的值识别为数据-0，比pivot长的为数据-1。标签将比4RTcal长的符号识别为不良数据，在RTcal改变之前，阅读器应至少传输了8个RTcal长度的CW。

TRcal：阅读器分别利用Query指令和前同步码中的TRcal的值以及除法比率(DR)来确定标签的反射散射链路频率(LF)。式(1)规定了反射散射链路频率(BLF)、TRcal和DR之间的关系。标签先测定TRcal的长度，计算BLF，蒋T＝＞R的链路速率调整为BLF。阅读器在询问周期中采用的TRcal和RTcal应满足式(2)的条件；

$\mathrm{BLF}=\frac{\mathrm{DR}}{\mathrm{TRcal}}---\left(1\right)$

1.1×RTcal≤TRcal≤3×RTcal(2)

帧同步相当于前同步码减TRcal符。在询问周期中，阅读器在帧同步中使用的RTcal长度应与前同步码中的相同。

本发明若Tari值取25μs，RTcal取3Tari，TRcal取4Tari，DR取为8，这样阅读器发送数据的速率为40kbps，标签的背散射频率BLF＝80KHz，标签采用FMO调制来反向散射信号，反射速率为80kbs。

在本发明中，数据-0的长度定为1个Tari时间长短，数据-1的长度定为2个Tari时间长短。Tari的值定在25μs，所以脉冲间隔同步编码单元3的发送数据速率为40kbps(数据-0)和20kbps(数据-1)。然而控制器7送给脉冲间隔同步编码单元3的未编码数据速率恒定为40kbps，这样两个不同速率的数据处理之间就需要一个缓冲，本发明使用了一个双端口的异步RAM来达到缓冲作用，使读出和写入可以互不影响。此外，由于在脉冲间隔同步编码单元3中数据需要进行相位翻转，所以脉冲间隔同步编码单元3的处理时钟需要比输入数据的时钟高一倍，为80KHz。

下面叙述本发明具体编码过程：

开始编码时，编码计数器9当前值为0，，若接受到的RAM缓冲单元2的输入值x1为0，则在下一时刻t 1，编码计数器9的值就为1，PIE编码器10的输出为1，Read信号变为1，可以读出下一个编码的数据x2(假设为1)；再下一时刻t2，编码计数器值9为0，PIE编码器10输出就变为0，Read信号也为0；t3时刻，由于x2为1，编码计数器9为3，则PIE编码器10输出为1，Read为0；t4时刻，编码计数器9值为2，PIE编码器10输出为1，Read为0；t5时刻，编码计数器9为1，PIE编码器10输出为1，Read为1；t6时刻，编码计数器9为0，PIE编码器10输出为0，Read为0；PIE编码状态转换如表1。

表1

表2所示的编码过程，对于输入数据Data inx1x2(01)，PIE编码输出为10_1110，完成了脉冲间隔编码的过程。

表2

时刻	编码计数器的值	RAM缓冲单元输入值	同步编码单元输出值	Read
					t0	0	0	0	0
t1	1	0	1	1
					t2	0	1	0	0
t3	3	1	1	0
					t4	2	1	1	0
t5	1	1	1	1
					t6	0	/	0	0

本发明采用图1、图2及图3所示的硬件结构，用Verilog语言编写程序，并采用Mentor公司的仿真工具ModelSim SE 6.5进行行为级仿真，out为输出波形，利用了ISE工具中的XST进行了综合，并且在Xilinx公司的Virtex4系列xc4vlx160型FPGA开发板上验证所设计的编码模块，功能正确。

本发明已成功应用于RFID数字基带系统中，并与数字基带其他模块一起采用了IBM0.13μm工艺实现，利用了synopsys公司的集成电路综合工具DesignComplier进行了综合，Primetime进行了静态时序验证，以及物理设计工具Astro进行后端布局布线，并采用Modelsim，采用Star-Rcxt提取RC寄生参数，进行布线后仿真，能够实现编码的功能，用primetime进行布线后静态时序验证，Formality进行了形式验证，采用版图验证工具Carible进行了DRC(设计规则检查)和LVS(电路图版图一致性检查)，功能正确。

Claims (4)

1.一种射频识别阅读器数字基带系统的编码模块，其特征在于该模块包括：

时钟产生器单元，用于产生所需的不同频率的时钟；

随机存取存储器缓冲单元，用于对输入数据的缓冲处理，根据所选用的时钟频率，将输入数据以不同的速率输出；

脉冲间隔同步编码单元，用于对输入数据进行编码，在对输入数据进行编码的过程中加入前同步码/帧同步码并实现输出；其中：

所述时钟产生器单元有三个输入端口和两个输出端口，输入端口分别为clk、Rst和en, clk为系统时钟输入端口，Rst为复位信号，en为使能信号，高电平有效；输出端口为clkw和clkr，clkw为随机存取存储器缓冲单元的写时钟, clkr为随机存取存储器缓冲单元的读时钟，clkr同时作为脉冲间隔同步编码单元的输入时钟clkp，时钟的相位可调。

2.根据权利要求1所述的编码模块，其特征在于所述随机存取存储器缓冲单元由一个异步双端口随机存取存储器及一个地址产生器组成，输入端口为Clkw、Clkr、Rst、en 、Data_in 和Read,clkr和clkw为时钟产生器单元输出的时钟信号输入端口，Rst为复位端口，en为使能端口，Data_in端口接收系统前端循环冗余校验模块输出的需要编码的数据，read端口接收脉冲间隔同步编码单元发出的读取信号。

3.根据权利要求1所述的编码模块，其特征在于所述脉冲间隔同步编码单元由一个控制器、一个前同步码/帧同步码寄存器、一个编码计数器以及一个脉冲间隔编码器构成，输入信号端口分别为clkp、Rst、en、Data_from_ram及pof，clkp由时钟生成器单元的clkr端口产生，Rst为复位信号，en为使能信号，输入端口Data_from_ram接收经随机存取存储器缓冲单元的Data_topie端口输出的数据，以供编码，pof输入端口是选择信号输入，选择前同步或帧同步，输出信号端口为read和Data_out，read端口输出给随机存取存储器缓冲单元以读取信号，Data_out端口将完成编码的数据输出。

4.根据权利要求3所述的编码模块，其特征在于所述前同步码为17位的二进制数，帧同步码为取前同步码的前9位二进制数，前同步码/帧同步码寄存器为17位的寄存器。

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