CN103235961A - 一种基带控制芯片和超高频射频读写装置 - Google Patents

Abstract

本发明公开了一种基带控制芯片和超高频射频读写装置，所述基带控制芯片包括微处理器、复位与时钟控制单元、存储装置控制单元、定时器、外部中断控制单元、AD转换单元、DA转换单元、ISO18000-6C协议处理单元、总线控制单元、总线转换单元、高速通信接口、低速通信接口、调试接口和片内总线，所述ISO18000-6C协议处理单元用于处理ISO18000-6C协议标准的电子标签。本发明可以非常方便的实现高集成度、低功耗、高通用性、低成本、高性能的UHF RFID读写装置。

Description

一种基带控制芯片和超高频射频读写装置

技术领域

本发明涉及基带信号处理技术领域，尤其涉及一种基带控制芯片和超高频射频读写装置。

背景技术

随着集成电路的快速发展和电子标签尺寸减小以及成本的降低，射频识别技术的应用得到了飞速发展。射频读写装置的读写范围主要取决于工作频率、读写装置发射功率、标签敏感度和数据传输率等。对于近场射频读写装置来说，由于其较短的读写距离和较低的数据传输率受到一定的限制，而超高频射频读写装置却有较长读写距离和较高数据传输率的优势。

被动式超高频识别UHF RFID装置一般工作于860-928MHz(全球各地区有不同的标准）频段。采用反向散射调制模式，工作于远场辐射区，具有读写距离远（可以达到3-10米）、非可视、读写速度快、标签无源等特点，使其广泛用于仓储物流、停车场管理、资产管理、贵重物品防盗等领域。被动式超高频射频识别RFID装置由读写装置、电子标签和后台应用装置构成，其中读写装置和电子标签是整个装置的关键。电子标签内部无源而采用无源远端射频供电，内部资源有限，无法完成复杂的信号处理，因此，在RFID装置中读写装置的设计性能便是整个装置性能的关键所在。

超高频读写装置在结构上，由两部分构成，一部分是射频模块和基带模块，如图1所示，其中射频模块主要是由正交发射机、接收机构成，主要完成高频信号的调制解调，发送和接收。基带模块主要由数字信号处理单元和协议处理单元两部分构成，数字信号处理单元主要负责对基带信号的下抽样、滤波、以及产生不同调制方式所需的基带信号，协议处理单元主要负责所发数据的编/解码、产生校验码或对数据进行校验、对数据进行组帧或解包、以及对射频端的控制等。具体来说射频模块的作用包括：调制发射信号，将基带模块产生基带信号搬移至高频，并通过天线发送至电子标签；发射高频信号，激活电子标签，并且为电子标签提供能量；接收并解调来自电子标签的信号，并进行简单的滤波。基带控制模块的主要任务包括：与应用装置软件进行通信，并执行装置软件发过来的动作指令；对接收的信号进行同步，对发送信号进行滤波成型；根据协议规定对接受到的数据进行处理；控制与标签的通信过程；实现多标签的防碰撞算法；对射频模块进行控制。为了使超高频射频读写装置集成主更高，所述基带控制装置还可包括固化的应用程序单元，详见图2。目前现有的超高频RFID读写装置存在着读写装置体积大，不适合小型化应用，成本高，外围电路复杂，性能受限，功耗大等问题。

发明内容

有鉴于此，本发明提供一种基带控制芯片和超高频射频读写装置，来解决以上背景技术部分提到的技术问题。

一种基带控制芯片，包括微处理器、复位与时钟控制单元、存储装置控制单元、定时器、外部中断控制单元、AD转换单元、DA转换单元、ISO18000-6C协议处理单元、总线控制单元、总线转换单元、高速通信接口、低速通信接口、调试接口和片内总线，所述ISO18000-6C协议处理单元用于处理ISO18000-6C协议标准的电子标签。

所述片内总线包括高速系统总线AHB和低速外设总线APB，所述高速系统总线AHB和低速外设总线APB通过桥接器连接，各所述高速系统总线AHB和各所述低速外设总线APB均设有地址译码器和总线仲裁器。

所述微处理器、所述调试接口、所述存储装置控制单元、所述高速通信接口、ISO18000-6C协议处理单元、总线控制单元和所述总线转换单元均分别与所述高速系统总线AHB连接。

所述定时器、所述外部中断控制单元和所述低速通信接口均分别与所述低速外设总线APB连接。

所述AD转换单元和所述DA转换单元分别与所述ISO18000-6C协议处理单元连接，所述复位与时钟控制单元与所述微处理器连接。

所述ISO18000-6C协议处理单元包括AHB总线接口、随机存储器RAM、控制寄存器、下采样子单元、可变带宽滤波器、相位恢复子单元、匹配滤波器、采样判决子单元、FMO解码子单元、米勒解码子单元、第一CRC校验子单元、串并转换子单元、接收控制状态机、并串转换子单元、发送控制状态机、第二CRC校验子单元、第三CRC较验子单元、PIE编码子单元、功率缩放子单元、希尔伯特滤波器、预失真子单元、延迟线、跳频控制子单元和上采样子单元；所述FM0解码子单元用于对信号进行FMO解码。

进一步地，所述基带控制芯片包含两路十位DAC输出通道和一路八位DAC输出通道，所述两路十位DAC输出通道中各通道分别用于I通道和Q通道基带数字信号；所述一路八位DAC输出通道用于提供功率放大器控制信息。

进一步地，所述基带控制芯片包含两路十位ADC输入通道，分别用于I通道和Q通道的基带数字信号。

进一步地，所述基带控制芯片包含一组GPIO口，用于为射频芯片发送控制信息和/或用于接收射频芯片的反馈信息。

进一步地，所述高速通信接口包括USB2.0接口和JTAG接口。

进一步地，所述低速通信接口包括UART接口、SPI接口和IIC接口。

进一步地，所述定时器包括两个十六位定时计数器计时器和实时时钟。

进一步地，所述预失真子单元仅在采用SSB-ASK调制的情况下工作。

进一步地，所述可变带宽滤波器通过扩展傅里叶变换实现带宽变化。

根据本发明的同一构思，本发明还提供了一超高频射频读写装置，包括如上所述的基带控制芯片。

本发明目的在于针对现有RFID技术的不足，提供一种小型化、高集成度、高适应能力、抗干扰能力强的支持ISO18000-6C协议的低功耗小型化UHF RFID读写装置基带信号处理芯片。

附图说明

图1是现有技术中一种读写装置的基本结构框图；

图2是现有技术中一种读写装置的基本结构框图；

图3是本发明的芯片机构框图；

图4是本发明的芯片结合射频前端的应用装置结构框图；

图5是协议处理单元的内部结构框图；

图6是本发明发送接口程序工作流程图；

图7是本发明接收接口程序工作流程图。

具体实施方式

下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。

是本发明的芯片结构框图。如图3所示，本实施例所述的基带控制芯片包括微处理器、复位与时钟控制单元、存储装置控制单元、定时器、外部中断控制单元、AD转换单元、DA转换单元、ISO18000-6C协议处理单元、总线控制单元、总线转换单元、高速通信接口、低速通信接口、调试接口和片内总线，所述ISO18000-6C协议处理单元用于处理ISO18000-6C协议标准的电子标签。

其中，所述片内总线包括高速系统总线AHB和低速外设总线APB，所述高速系统总线AHB和低速外设总线APB通过桥接器连接，各所述高速系统总线AHB和各所述低速外设总线APB均设有地址译码器和总线仲裁器。

所述微处理器、所述调试接口、所述存储装置控制单元、所述高速通信接口、ISO18000-6C协议处理单元、总线控制单元和所述总线转换单元均分别与所述高速系统总线AHB连接。

所述定时器、所述外部中断控制单元和所述低速通信接口均分别与所述低速外设总线APB连接。

所述AD转换单元和所述DA转换单元分别与所述ISO18000-6C协议处理单元连接，所述复位与时钟控制单元与所述微处理器连接。

本实施例所述的基带控制芯片可以为基带控制芯片，SOC(System on Chip)为系统级芯片，是将系统所需要的微处理器、片内外设、通信接口、A/D和D/A转换等功能单元集成在一片芯片上，形成的片上系统，具有高集成度、成本低、可靠性强、低功耗等特点。

本实施例中，微处理器采用32位SPARC架构的CPU内核，例如基于leon3的内核，该CPU内核通过指令可以完成对整个基带控制芯片各组成单元的协调、配置和状态监测等功能。利用软件可以在该CPU核上实现防碰撞算法、协议栈控制等功能，也可以在该内核上运行各种常见的嵌入式操作系统，例如Linux或者Windows等。所述微处理器具有低功耗控制功能，支持掉电、待机、工作、唤醒等多种模式，并可以独立的对每个接口进行控制。低功耗的实现方式采用动态时钟电压控制与门控时钟结合的方式。

基带控制基带控制芯片内遵循AMBA2.0协议配置了两条总线。

所述调试接口包括JTAG调试接口和串行调试接口，支持在线调试和程序下载。

所述存储器接口配置有PROM、SRAM、SDRAM、DDR2和FLASH接口。

所述DA转换单元包括两路十位DAC输出通道，分别用于正交调制器所需要的I通道和Q通道基带数字信号；一路八位DAC输出通道，用于提供功率放大器控制信息；所述DA转换单元AD转换单元包括两路十位ADC输入通道，分别用于输入正交解调后的I通道和Q通道的基带数字信号。

所述芯片还包含一组专用I/O口，用于提供对基带控制基带控制芯片或芯片额外的控制信息和/或用于接收射频芯片的反馈信息。

高速通信接口配置有USB2.0、以太网接口、GPIO接口，便于扩展新设备。USB2.0包含主从两种接口。

低速通信接口配置有UART接口、SPI接口、IIC接口以及两组32位的GPIO口。

定时器包括两个十六位定时计数器计时器和实时时钟，可以用作看门狗定时器，或PWN输出功能。

图4为本实施例所述的协议处理单元的结构框图。所述ISO18000-6C协议处理单元支持ISO18000-6C协议。ISO18000-6C是目前最常用的读写装置通信协议之一，是目前使用较广泛，稳定性最好的读写装置通用协议。

本实施例中，所述ISO18000-6C协议处理单元包括AHB总线接口、随机存储器RAM、控制寄存器、下采样子单元、可变带宽滤波器、相位恢复子单元、匹配滤波器、采样判决子单元、FMO解码子单元、米勒解码子单元、第一CRC校验子单元、串并转换子单元、接收控制状态机、并串转换子单元、发送控制状态机、第二CRC校验子单元、第三CRC较验子单元、PIE编码子单元、功率缩放子单元、希尔伯特滤波器、预失真子单元、延迟线、跳频控制子单元和上采样子单元；所述FM0解码子单元用于对信号进行FMO解码。

所述预失真子单元仅在采用SSB-ASK调制的情况下工作。

微处理器单元：基带控制芯片内置了32位SPARC架构的CPU内核（基于leon3），利用软件可以在该CPU核上实现防碰撞算法、协议栈控制等功能。也可以在该内核上运行各种常见的嵌入式操作系统。

片内总线：基带控制芯片内遵循AMBA2.0标准配置了两条总线，分别是高速系统总线AHB和低速外设总线APB。微处理器单元、存储器控制、协议处理单元、调试接口单元以及高速的通信接口USB等都是挂在高速总线上的。而低速通信接口SPI、UART、IIC等都是挂在低速外设总线上。高速总线和低速总线之间通过总线桥连接在一起，每条总线有单独的地址译码器和总线仲裁器。

存储器接口：基带控制芯片可以扩展多种存储器设备，包括EPROM、DDR2、SRAM、DRAM、FLASH等。

DAC输出通道：包括2路10位DAC输出通道，分别用于正交调制器所需要的I通道和Q通道基带数字信号；一路8位DAC输出通道，用于提供功率放大器控制信息。

ADC输入通道：包括2路10位ADC通道用于输入正交解调后的I通道和Q通道的基带数字信号。

高速通信接口：SOC配置了USB2.0、以太网接口、DDR2接口、存储器接口，便于扩展新设备。USB2.0包含主从两种接口。

低速通信接口：基带控制芯片配置了UART接口、SPI接口、IIC接口模块以及两组32位GPIO口。

定时器：基带控制芯片内置了两个十六位定时器，可以用作看门狗定时器，或PWN输出功能。

低功耗模块：本基带控制芯片支持掉电、待机、工作、唤醒等多种模式，并可以独立的对每个接口模块进行控制。低功耗的实现方式采用动态时钟电压控制方式。

芯片还配置了UART、JTAG调试接口，支持在线调试和程序下载。

利用本发明构建的超高频射频读写装置结构框图如下图3所示，由图3可见，本实施例的芯片直接输出了正交调制所必须的I通道和Q通道基带信号（该信号是经由ISO18000-6C协议处理单元处理，经过编码、滤波成型、调制三个阶段处理后的信号），用于功率放大器增益调整的P通道数字信号，这三路信号对外输出时经过了内置的DA转换器，实际输出为模拟信号。I、Q两路信号经正交调制、放大和滤波后，经环形器送入天线，构成发射通道，具体发射过程根据不同的射频前端，有少许差异。对于接收通道，本芯片配置了输入I通道和Q通道接口，用于接收经过正交解调并经过低噪放和滤波器，输入芯片，芯片内部内置有10位的AD转换器，具体接收过程根据射频前端的不同，有少许差异。

支持ISO18000-6C的协议处理单元功能结构如图5所示，包含了两个16倍下采样子单元、两个1\2\4\8倍可变下采样子单元、一个可变带宽滤波器、一个全数字相位恢复单元、一个匹配滤波器、一个功率检测器、一个采样判决子单元、一个FM0解码子单元、一个米勒（miller）解码子单元、两个CRC-16校验子单元、一个CRC-5校验子单元、一个串并转换模块、一个接收控制状态机模块、一个并串转换模块、一个PIE编码子单元、一个功率缩放模块、一个希尔伯特滤波器、一个预失真子单元、一个跳频控制模块、一组延迟线。该ISO18000-6C协议处理单元的工作过程如下：

(1)发送过程：主机或者输入设备将控制信息发送至leon3后，leon3根据协议栈的要求将所需发送数据写入协议处理单元中对应地址空间的RAM中，然后对控制寄存器进行设置，将所需的控制信息（如数据长度、同步头的格式、CRC校验方式、发送数据速率等）写入控制寄存器中，最后将控制寄存器中的发送使能位置“1”，模块进入发送流程，控制状态机根据控制寄存器中的信息，将数据从RAM中读出，经并串转换后送入CRC校验子单元，CRC校验子单元产生对应的校验码，并将数据和校验码打包（即将校验码添加在原数据之后），串行输入Manchester编码子单元，Manchester编码子单元根据控制寄存器内的信息对数据进行Manchester编码后并添加对应的帧头，使数据组成相应的帧格式。然后将组帧之后的数据送入滚降升余弦滤波器滤波成型，后进行功率缩放，送入调制模块。根据控制寄存器内的信息，选择对应的调制方式，如果是DSB-ASK调制方式，则将滤波成型后的数据经延迟线送入I通路的DAC输出，将滤波成型后的数据经预失真后送入Q通路的DAC输出。如果是SSB-ASK调制方式则将滤波成型后的数据经延迟线送入I通路的DAC输出，将滤波成型后的数据经希尔伯特滤波器滤波后送入Q通路的DAC输出。

(2)接收过程：经正交接收机输出的I、Q两路信号，送入芯片后首先经过内置的AD转换器转换为数字信号，由于AD为过采样ADC，所以数字信号需经过16倍的下采样，后根据接收速率的不同选择1\2\4\8倍的下采样（接收速率由协议中的命令决定，这意味着标签返回数据的速率由读写器决定，故对于读写器看来说标签返回数据速率已知），经第二次下采样的数据经过可变带宽滤波器滤波后，送入数字CDR模块进行数据时钟信息的恢复，恢复出来的时钟信息送入采样判决子单元，对经过匹配滤波的数据信息进行采样，采样后的数据送入对应的解码子单元(FM0)解码，解码后的数据经过CRC校验后，送入串并转换模块后，在接收控制状态机的控制下写入对应地址空间的RAM，并将接收状态位置“1”表示接受数据完成。leon3检测到标志位置“1”后，将对应RAM数据读出，根据协议栈要求进行相应的处理。

图6为本发明实施例提供的超高频RFID读写器发射接口工作流程图。如图6所示，应用程序调用此接口程序时，具体流程包括：

步骤601：接口程序先进行初始化。

步骤602：写发送数据缓存。

接收由主应用程序传递过来的数据，并将发送数据连续地写到ISO18000-6C协议处理单元发送通路对应的AHB地址。

步骤603：写控制寄存器。

写数据完成后，接口程序将接收主程序传来的控制寄存器信息，并将这些信息写入控制寄存器中（比如：发送数据长度，发送速率的选择，调制方式的选择，滤波器的系数，预失真的系数等）。

步骤604：检测发送完成标志位。控制寄存器中发送链路的使能位置1时，协议处理单元的发送电路开始工作并在处理完成后将发送链路使能位通过硬件清零。

步骤605：判断发送完成标志位在预定时间阈值T内是否清零，如是，执行步骤606；否则，执行步骤607。

所述预定时间阈值T是接口软件设置的一个超时时间，该时间可根据实际情况设置。

步骤606：在预定时间T内检测到了控制寄存器中该位已被清零时，返回相应值和发送成功信息。

步骤607：在预定时间T内未检测到控制寄存器相应位被清零，软件将该标志位清零，退出程序，并返回错误信息。

图7为本发明实施例提供的超高频RFID读写器接收接口工作流程图。应用程序调用此接口程序时，具体流程如下：

步骤701：接口程序首先进行初始化。

步骤702：写控制寄存器。

接收由主程序传来的控制寄存器信息，并写入相应地址。

步骤703：接收数据缓存。

控制寄存器中接收使能位由程序置1后，协议处理单元的接收电路开始接收模拟端传来的标签返回数据，并将这些数据写入协议处理单元接收通路对应的AHB地址。

步骤704：检测发送完成标志位。数据全部写入以后，硬件将会把数据接收完成标志清零。

步骤705：判断发送完成标志位在预定时间阈值T1内是否清零，如是，执行步骤706；否则，执行步骤709。

所述预定时间阈值T1是接口软件设置的一个超时时间，该时间可根据实际情况设置。

步骤706：接口程序开始检测控制寄存器中CRC校验成功标志位。

步骤707：判断CRC成功标志位在预定时间阈值T2内是否置1，如是，执行步骤708；否则，执行步骤709。

所述预定时间阈值T2也是接口软件设置的一个超时时间，该时间可根据实际情况设置。

步骤708：返回相应值和接收成功信息。

步骤709：由接口程序复位后退出，并返回错误信息。

本实施例支持ISO18000-6C协议的UHF RFID读写器所需的各种基带信号处理功能、协议控制功能、编解码功能、射频控制功能、预失真功能、同步功能、调制解调功能、以及处理器集成在一起。芯片内有微处理器单元，例如基于开源的32bit SPARC架构CPU leon3来实现，可以嵌入操作系统如linux、uc-os等等，可扩展存储器的容量，集成支持ISO18000-6C的协议处理单元，该单元作为一个AHB slave模块嵌入到总线中，并且芯片还提供了开放式的软件接口，用于实现防碰撞、协议控制、数据库、中间件等功能。可以方便的应用于各种UHF RFID应用场合。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基带控制芯片，包括微处理器、复位与时钟控制单元、存储装置控制单元、定时器、外部中断控制单元、AD转换单元、DA转换单元、ISO18000-6C协议处理单元、总线控制单元、总线转换单元、高速通信接口、低速通信接口、调试接口和片内总线，所述ISO18000-6C协议处理单元用于处理ISO18000-6C协议标准的电子标签，其特征在于：

所述片内总线包括高速系统总线AHB和低速外设总线APB，所述高速系统总线AHB和低速外设总线APB通过桥接器连接，各所述高速系统总线AHB和各所述低速外设总线APB均设有地址译码器和总线仲裁器；

所述微处理器、所述调试接口、所述存储装置控制单元、所述高速通信接口、ISO18000-6C协议处理单元、总线控制单元和所述总线转换单元均分别与所述高速系统总线AHB连接；

所述定时器、所述外部中断控制单元和所述低速通信接口均分别与所述低速外设总线APB连接；

所述AD转换单元和所述DA转换单元分别与所述ISO18000-6C协议处理单元连接，所述复位与时钟控制单元与所述微处理器连接；

所述ISO18000-6C协议处理单元包括AHB总线接口、随机存储器RAM、控制寄存器、下采样子单元、可变带宽滤波器、相位恢复子单元、匹配滤波器、采样判决子单元、FMO解码子单元、米勒解码子单元、第一CRC校验子单元、串并转换子单元、接收控制状态机、并串转换子单元、发送控制状态机、第二CRC校验子单元、第三CRC较验子单元、PIE编码子单元、功率缩放子单元、希尔伯特滤波器、预失真子单元、延迟线、跳频控制子单元和上采样子单元；所述FM0解码子单元用于对信号进行FMO解码。

2.如权利要求1所述的基带控制芯片，其特征在于，所述基带控制芯片包含两路十位DAC输出通道和一路八位DAC输出通道，所述两路十位DAC输出通道中各通道分别用于I通道和Q通道基带数字信号；所述一路八位DAC输出通道用于提供功率放大器控制信息。

3.如权利要求2所述的基带控制芯片，其特征在于，所述基带控制芯片包含两路十位ADC输入通道，分别用于I通道和Q通道的基带数字信号。

4.如权利要求2所述的基带控制芯片，其特征在于，所述基带控制芯片包含一组GPIO口，用于为射频芯片发送控制信息和/或用于接收射频芯片的反馈信息。

5.如权利要求4所述的基带控制芯片，其特征在于，所述高速通信接口包括USB2.0接口和JTAG接口。

6.如权利要求5所述的基带控制芯片，其特征在于，所述低速通信接口包括UART接口、SPI接口和IIC接口。

7.如权利要求6所述的基带控制芯片，其特征在于，所述定时器包括两个十六位定时计数器计时器和实时时钟。

8.如权利要求1所述的基带控制芯片，其特征在于，所述预失真子单元仅在采用SSB-ASK调制的情况下工作。

9.如权利要求8所述的基带控制芯片，其特征在于，所述可变带宽滤波器通过扩展傅里叶变换实现带宽变化。

10.根据权利要求9所述的基带控制芯片，其特征在于，所述PIE编码子单元还包括PR-ASK波型调制子单元，用于对经由PIE编码后的信号进行PR-ASK波型调制。

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