CN102629190A - 一种寄存器的读写方法及装置 - Google Patents
一种寄存器的读写方法及装置 Download PDFInfo
- Publication number
- CN102629190A CN102629190A CN2012100500287A CN201210050028A CN102629190A CN 102629190 A CN102629190 A CN 102629190A CN 2012100500287 A CN2012100500287 A CN 2012100500287A CN 201210050028 A CN201210050028 A CN 201210050028A CN 102629190 A CN102629190 A CN 102629190A
- Authority
- CN
- China
- Prior art keywords
- read
- register
- write
- rlm
- logic module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Multi Processors (AREA)
Abstract
本发明实施例提供一种寄存器的读写方法及装置，将全局寄存器中的寄存器，在各个内核逻辑模块RLM中配置相同的偏移地址，所述方法包括：接收处理器发送的操作信号，所述操作信号包括：全局寄存器中的寄存器的偏移地址；根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果。本发明实施例通过广播的方式，将接收到处理器发送的操作信号广播给芯片内所有的内核逻辑模块RLM，简化了处理器的读写次数，缩短处理器的读写时间。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种寄存器的读写方法及装置。
背景技术
随着集成电路规模和集成度的增大，芯片中的各个内核逻辑模块(RLM，Random Logic Module)会用到多个配置相同的寄存器，中央处理器CPU需要依次下发配置给各个内核逻辑模块。
目前，一种寄存器的读写方法中，中央处理器CPU需要依次下发读写操作给芯片内各个内核逻辑模块中的微处理器接口(MPI，Micro ProcessInterface)，即将相同的读写操作分别下发给各个RLM的MPI，进行重复读写。
在对现有技术的研究和实践过程中，本发明的发明人发现，现有的实现方式中，如果该芯片中的RLM比较多(假设为N个模块)，并且每个模块需要公用的寄存器数目也非常多(假设每个模块有公用M个寄存器)，则CPU需要重复读写操作M*N次，从而导致CPU读写操作次数和时间较长的技术问题。
发明内容
本发明实施例提供一种寄存器的读写方法及装置，以解决现有技术中处理器读写次数较多，读写时间较长的技术问题。
为解决上述技术问题，本发明实施例提供一种寄存器的读写方法，将全局寄存器中的寄存器，在各个内核逻辑模块RLM中配置相同的偏移地址，所述方法包括：
接收处理器发送的操作信号，所述操作信号包括：全局寄存器中的寄存器的偏移地址；
根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果。
相应的，本发明还提供一种寄存器的读写装置，所述装置包括：
接收单元，用于接收处理器发送的操作信号，所述操作信号包括：全局寄存器中的寄存器的偏移地址；
读写控制单元，用于根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果；
其中，所述全局寄存器中的寄存器在各个内核逻辑模块RLM中的偏移地址相同。
由上述实施例可知，本发明实施例通过广播的方式，将接收到处理器发送的操作信号广播给芯片内所有的内核逻辑模块RLM，简化了处理器的读写次数，缩短处理器的读写时间。
附图说明
图1为本发明实施例提供的一种寄存器的读写方法的流程图；
图2为本发明实施例提供的另一种寄存器的读写方法的流程图；
图3为本发明实施例提供的一种寄存器的读写装置的结构示意图；
图4为本发明实施例提供的另一种寄存器的读写装置的结构示意图；
图5为本发明实施例提供的一种寄存器的读写方法的应用实例的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明实施例的方案，下面结合附图和实施方式对本发明实施例作进一步的详细说明。
请参阅图1，为本发明实施例提供的一种寄存器的读写方法的流程图；在该实施例中，将全局寄存器中的寄存器，在芯片中各个内核逻辑模块(RLM，Random Logic Module)中配置相同的偏移地址，所述方法包括：
步骤101：接收处理器发送的操作信号，所述操作信号包括：全局寄存器中的寄存器的偏移地址；
在该实施例中，可以是多端口转发器HUB接收到处理器发送的操作信号，当然也可以是其他多端口转发器，本实例不作限制。
步骤102：根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果；其中，所述全局寄存器中的寄存器在各个内核逻辑模块RLM中的偏移地址相同。
比如，config_a寄存器，RLM0～5都使用了，全局寄存器(即全局地址空间)给config_a寄存器分配一个地址0x0100，则config_a寄存器在各个RLM的寄存器地址空间的偏移地址，全部都为0x0100。
在该步骤中，HUB可以在接收到所述操作信号时，根据所述偏移地址，通过广播的方式向所有内核逻辑模块RLM的微处理器接口发送操作信号；以及接收所述内核逻辑模块RLM反馈的读写全局寄存器中的寄存器的读写操作结果。
也就是说，HUB在接收到操作信号时，将所述操作信号通过广播的方式下发给芯片内所有的内核逻辑模块RLM的微处理器接口，所述各个内核逻辑模块RLM反馈各个自身寄存器的回读值给HUB。
优选的，所述接收各个内核逻辑模块RLM中对应的全局寄存器中的寄存器反馈的读写操作结果具体为：在预定时间内，接收各个内核逻辑模块RLM中对应的全局寄存器中的寄存器反馈的读写操作结果。
也就是说，为了提高读写的效率，HUB为各个内核逻辑模块RLM反馈读写操作结果设定了时间，对于在设定时间内接收到的读写操作结果，按位进行或运算，对于在该时间外接收到的读写操作结果将不予理会。
优选的，在该实施例中，如果内核逻辑模块RLM中不存在全局寄存器，则所述接收所述内核逻辑模块RLM反馈的读写全局寄存器中的寄存器的读写操作结果为0；如果读写操作用到内核逻辑模块RLM中的全局寄存器中的部分寄存器，则所述接收内核逻辑模块RLM反馈的读写全局寄存器中的所述部分寄存器的读写操作结果为0。
也就是说，当某一个内核逻辑模块RLM中不存在全局寄存器时，则内核逻辑模块RLM反馈的读写全局寄存器中的所述部分寄存器的读写操作结果为0，也就是说，在该内核逻辑模块RLM中没有全局寄存器。或者，
如果该读写操作只用到内核逻辑模块RLM中的全局寄存器中的部分寄存器，则内核逻辑模块RLM在反馈的读写操作结果：没有用到的寄存器的读写操作结果为全0，用到的寄存器的读写操作结果正常反馈回读值。
本发明实施例通过广播的方式，将接收到处理器发送的操作信号广播给芯片内所有的内核逻辑模块RLM，简化了处理器的读写次数，缩短处理器的读写时间。
在另一实施例中，如图2所示，图2为本发明实施例提供的另一种寄存器的读写方法的流程图，该实施例在上述在图1所示实施例的基础上，还可以进一步包括：
步骤103：将得到的各个读写操作结果按位进行或运算，得到或运算后的数据；
步骤104：向处理器发送所述或运算后的数据。
在该实施例中，比如，如果所述操作信号为读操作信号，HUB接收处理器发送的读操作信号，并根据读操作信号中的偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读操作，得到读操作结果，并将得到的各个读操作结果按位进行或运算，得到或运算后的数据，之后，HUB向处理器发送所述或运算后的数据。
如果所述操作信号为写操作信号，也同样使用该过程，即HUB接收处理器发送的写操作信号，并根据写操作信号中的偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行写操作，得到写操作结果，并将得到的各个写操作结果按位进行或运算，得到或运算后的数据，之后，HUB向处理器发送所述或运算后的数据。
本发明实施例通过广播的方式，将接收到处理器发送的操作信号广播给芯片内所有的内核逻辑模块RLM，进一步，还可以对接收到各个内核逻辑模块RLM反馈的读写操作结果进行或运算，并向处理器反馈一次结果，简化了处理器的读写次数，缩短处理器的读写时间。
基于上述方法的实现过程，本发明实施例提供一种寄存器的读写装置，其结构示意图如图3所示，所述装置包括：接收单元31和读写控制单元32，其中，
所述接收单元31，用于接收处理器发送的操作信号，所述操作信号包括：全局寄存器中的寄存器的偏移地址；
所述读写控制单元32，用于根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果；其中，所述全局寄存器中的寄存器在各个内核逻辑模块RLM中的偏移地址相同。
其中，读写控制单元32具体包括：读写命令发送单元和读写命令接收单元，所述读写命令发送单元，用于根据所述偏移地址，通过广播的方式向所有内核逻辑模块RLM的微处理器接口发送操作信号；所述读写命令接收单元，用于接收所述内核逻辑模块RLM反馈的读写全局寄存器中的寄存器的读写操作结果。
其中，所述读写命令接收单元具体用于，在预定时间内，接收各个内核逻辑模块RLM中对应的全局寄存器反馈的读写操作结果。
优选的，所述装置除了包括接收单元31和读写控制单元32外，还可以包括：计算单元33和发送单元34，具体如图4所示，图4为本发明实施例提供的另一种寄存器的读写装置的结构示意图。其中，
所述计算单元33，用于将所述读写控制模块的各个读写操作结果按位进行或运算，得到或运算后的数据；
所述发送单元34，用于向处理器发送所述或运算后的数据。
优选的，所述寄存器的读写装置可以集成在多端口转发器HUB中，也可以独立部署，本实施例不作限制。
为了便于本领域技术人员的理解，下面以具体的应用实例来说明。
还请参阅图5，为本发明实施例提供的一种寄存器的读写方法的应用实例图。在该实施例中，处理器通过地址总线与HUB连接，HUB通过地址总线分别与各个RLM连接。假设芯片中有N个RLM，其各个RLM分别为：RLM_0；RLM_1；RLM_2；RLM_3；......；RLM_N。
本实施例中，对全局寄存器的读写，采取了广播读写的方式，当并不限于此，开辟一个全局寄存器的偏移地址，该偏移地址为各个RLM偏移地址的前半部分，全局寄存器中的寄存器，在各个RLM中的偏移地址相同。即对于公用寄存器的读操作，在各个RLM中的偏移地址相同，HUB广播下发给所有RLM的MPI；同样，对于全局寄存器的读操作，HUB同时下发给所有RLM的MPI，各个RLM各自返回状态寄存器的回读值给HUB。
在该实施例中，如果某个RLM中没有全局寄存器实体，则这个RLM在接收到HUB发送的读操作信号后，向HUB返回全0，即表明该RLM中没有寄存器；
如果某个RLM中只用到这个全局寄存器的部分比特bit，则这个RLM在接收到读操作信号后，将没有用到的部分寄存器返回全0给HUB。
如图5所示，在该实施例中，以CPU读取各个RLM的全局寄存器中的数据为例，但并不限于此，还可以是CPU向各个RLM的全局寄存器中写数据，其实现过程类似，具体为：
CPU向HUB发送读操作命令，该读操作命令中包括：全局寄存器中的寄存器的偏移地址；HUB在接收到该读操作命令时，依据该偏移地址通过广播的方式向各个RLM(即RLM_0至RLM_N)发出读操作命令，各个RLM向HUB反馈读操作结果(即读取到的数据)；经过固定延时(预定时间)后，HUB将各个RLM返回的数据按位做或运算，并将或运算得到的数据作为全局寄存器的读数据发给CPU。
其中，在该实施例中，在固定延时(预定时间)内，HUB并非能接收到芯片中所有RLM反馈的读操作结果，对于HUB只对固定延时内接收到的读操作结果(数据)按位进行或运算，对于固定延时内没有接收到的RLM反馈的读操作结果，视为丢弃。
本发明实施例中，通过广播的方式将读写操作信号发送给各个RLM，与现有技术中CPU依次将读写操作信号发送给相各个RLM相比，不但简化CPU的读写次数，还缩短了CPU读写时间。
同时，本发明特别适用于各个RLM有很多个公用寄存器的芯片。也适用于逻辑规模巨大，模块众多，配置复杂的芯片的实现，能够简化设计，节省逻辑资源。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种寄存器的读写方法，其特征在于，将全局寄存器中的寄存器，在各个内核逻辑模块RLM中配置相同的偏移地址，所述方法包括：
接收处理器发送的操作信号，所述操作信号包括：全局寄存器中的寄存器的偏移地址；
根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
将得到的各个读写操作结果按位进行或运算，得到或运算后的数据；
向处理器发送所述或运算后的数据。
3.根据权利要求1或2所述的方法，其特征在于，所述根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果具体包括：
根据所述偏移地址，通过广播的方式向所有内核逻辑模块RLM的微处理器接口发送操作信号；
接收所述内核逻辑模块RLM反馈的读写全局寄存器中的寄存器的读写操作结果。
4.根据权利要求3所述的方法，其特征在于，所述接收各个内核逻辑模块RLM中对应的全局寄存器中的寄存器反馈的读写操作结果具体为：
在预定时间内，接收各个内核逻辑模块RLM中对应的全局寄存器中的寄存器反馈的读写操作结果。
5.根据权利要求3所述的方法，其特征在于，
如果内核逻辑模块RLM中不存在全局寄存器，则所述接收所述内核逻辑模块RLM反馈的读写全局寄存器中的寄存器的读写操作结果为全0；
如果读写操作只用到内核逻辑模块RLM中的全局寄存器中的部分寄存器，则所述接收内核逻辑模块RLM反馈的读写全局寄存器中的所述寄存器的读写操作结果：没有用到的寄存器的读写操作结果为全0。
6.一种寄存器的读写装置，其特征在于，包括：
接收单元，用于接收处理器发送的操作信号，所述操作信号包括：全局寄存器中的寄存器的偏移地址；
读写控制单元，用于根据所述偏移地址，通过广播的方式对所有内核逻辑模块RLM的全局寄存器中的寄存器进行读写操作，得到读写操作结果；
其中，所述全局寄存器中的寄存器在各个内核逻辑模块RLM中的偏移地址相同。
7.根据权利要求6所述的装置，其特征在于，还包括：
计算单元，用于将所述读写控制模块的各个读写操作结果按位进行或运算，得到或运算后的数据；
发送单元，用于向处理器发送所述或运算后的数据。
8.根据权利要求6或7所述的装置，其特征在于，所述读写控制单元包括：
读写命令发送单元，用于根据所述偏移地址，通过广播的方式向所有内核逻辑模块RLM的微处理器接口发送操作信号；
读写命令接收单元，用于接收所述内核逻辑模块RLM反馈的读写全局寄存器中的寄存器的读写操作结果。
9.根据权利要求8所述的装置，其特征在于，所述读写命令接收单元，具体用于，在预定时间内，接收各个内核逻辑模块RLM中对应的全局寄存器反馈的读写操作结果。
10.根据权利要求6或7所述的装置，其特征在于，所述寄存器的读写装置集成在多端口转发器HUB中，或者独立部署。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100500287A CN102629190A (zh) | 2012-02-29 | 2012-02-29 | 一种寄存器的读写方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100500287A CN102629190A (zh) | 2012-02-29 | 2012-02-29 | 一种寄存器的读写方法及装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102629190A true CN102629190A (zh) | 2012-08-08 |
Family
ID=46587451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012100500287A Pending CN102629190A (zh) | 2012-02-29 | 2012-02-29 | 一种寄存器的读写方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102629190A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107734165A (zh) * | 2017-10-10 | 2018-02-23 | 惠州Tcl移动通信有限公司 | 移动终端及显示屏寄存器读写超限预警方法、及存储介质 |
| CN116126401A (zh) * | 2023-04-12 | 2023-05-16 | 此芯科技(上海)有限公司 | 一种寄存器配置电路、方法及电子设备 |
| US11704538B2 (en) | 2019-06-06 | 2023-07-18 | Baidu Online Network Technology (Beijing) Co., Ltd. | Data processing method and device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6779072B1 (en) * | 2000-07-20 | 2004-08-17 | Silicon Graphics, Inc. | Method and apparatus for accessing MMR registers distributed across a large asic |
| CN101930356A (zh) * | 2010-08-24 | 2010-12-29 | 中国航天科技集团公司第九研究院第七七一研究所 | 用于浮点协处理器的寄存器文件分组编址、读写控制方法 |
| CN102340638A (zh) * | 2010-07-27 | 2012-02-01 | 深圳艾科创新微电子有限公司 | 一种视频处理装置中并行处理数据的方法和装置 |
-
2012
- 2012-02-29 CN CN2012100500287A patent/CN102629190A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6779072B1 (en) * | 2000-07-20 | 2004-08-17 | Silicon Graphics, Inc. | Method and apparatus for accessing MMR registers distributed across a large asic |
| CN102340638A (zh) * | 2010-07-27 | 2012-02-01 | 深圳艾科创新微电子有限公司 | 一种视频处理装置中并行处理数据的方法和装置 |
| CN101930356A (zh) * | 2010-08-24 | 2010-12-29 | 中国航天科技集团公司第九研究院第七七一研究所 | 用于浮点协处理器的寄存器文件分组编址、读写控制方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107734165A (zh) * | 2017-10-10 | 2018-02-23 | 惠州Tcl移动通信有限公司 | 移动终端及显示屏寄存器读写超限预警方法、及存储介质 |
| CN107734165B (zh) * | 2017-10-10 | 2020-06-09 | 惠州Tcl移动通信有限公司 | 移动终端及显示屏寄存器读写超限预警方法、及存储介质 |
| US11704538B2 (en) | 2019-06-06 | 2023-07-18 | Baidu Online Network Technology (Beijing) Co., Ltd. | Data processing method and device |
| CN116126401A (zh) * | 2023-04-12 | 2023-05-16 | 此芯科技(上海)有限公司 | 一种寄存器配置电路、方法及电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3563243B1 (en) | Determining application test results using screenshot metadata | |
| CN101031860B (zh) | 用于分配时钟信号的装置、系统和方法 | |
| CN104956440A (zh) | 用于确定存储器的参考电压的装置、方法和系统 | |
| US11361819B2 (en) | Staged bitline precharge | |
| DE102018123265A1 (de) | Speichermodule und Speichersysteme mit denselben | |
| US9728236B1 (en) | System and method of training optimization for dual channel memory modules | |
| CN102629190A (zh) | 一种寄存器的读写方法及装置 | |
| Khalifa et al. | Implementation and verification of a generic universal memory controller based on UVM | |
| US9508414B2 (en) | Memory cell supply voltage reduction prior to write cycle | |
| CN107851076A (zh) | 存储器访问控制 | |
| CN108667628B (zh) | 一种接口转换装置和接口转换方法 | |
| CN105264608A (zh) | 存储数据的方法、内存控制器和中央处理器 | |
| US9792230B2 (en) | Data input circuit of semiconductor apparatus | |
| CN111091854A (zh) | 一种命令处理器与ddr读写访问电路 | |
| CN102929778A (zh) | 众核阵列上并行测试的控制方法及硅后验证系统 | |
| US11048443B1 (en) | Non-volatile memory interface | |
| CN103914413A (zh) | 用于粗粒度可重构系统的外存访问接口及其访问方法 | |
| Lee | Implementation and Performance Evaluation of PCI express on Xilinx FPGA | |
| US20160012039A1 (en) | Providing context in functional testing of web services | |
| CN108292264B (zh) | 用于管理存储器页的可用性的方法和存储器可用性管理模块 | |
| US10319454B2 (en) | System and method for simulating a memory technology | |
| CN107301112A (zh) | 一种linux系统下PCIE设备兼容性测试方法及系统 | |
| Harini et al. | Implementation of program page, read page and block erase operations in NAND flash memory controller | |
| CN107346524A (zh) | 一种课业管理系统及方法 | |
| CN111370051B (zh) | 一种非易失存储器验证系统及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120808 |