CN109921860B - 一种超低功耗的pie编码解调方法 - Google Patents

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Abstract

本发明专利的目的就是弥补现有技术的不足，提供了一种超低功耗的PIE编码解调方法及电路架构，在不降低性能的前提下，极大降低了电路的整体功耗，而且调整了采样的基准，确保采样的准确。为达到所述目的，本发明一种超低功耗的PIE编码解调方法一种超低功耗的PIE编码解调方法，基于解调编码电路实现，所述解调编码电路包括一个由N级寄存器串联而成的计数器，其中系统时钟仅驱动第一级寄存器；此后每一级寄存器是由上一级寄存器的输出取反来驱动；从而第N级寄存器的驱动时钟就变成SYS_CLK/2^(N‑1)。采用本发明所述技术方案，在计数器位数大于两位时，其的总功耗将显著低于普通结构的计数器。这样降低功率后减少了电路的整体能耗，便于后期对整体结构的优化。

Description

一种超低功耗的PIE编码解调方法
技术领域
本发明涉及射频识别技术领域，特别是适用于PIE编码的解码器。
背景技术
PIE(Pulse interval encoding)编码的全称为脉冲宽度编码，原理是通过定义脉冲下降沿之间的不同时间宽度来表示数据。在该标准的规定中，由阅读器发往标签的数据帧由SOF(帧开始信号)、EOF(帧结束信号)、数据0和1组成。
现有技术中PIE编码解调方法通常是对delimiter、Tari、RTcal、TRcal以及Data进行分别采样并计数的方式进行。但是这样依然存在着功耗过大的问题，需要进一步的优化。delimiter设计之初的作用是用于校准系统本身时钟的偏差，随着技术的发展，时钟的一致性从设计、生产及测试各个方面被优化。目前的各种方案中已经弱化甚至取消了delimiter的量测。
例如现有技术中专利号为CN200810226289.3的发明专利《一种适用于PIE编码的解码器》中就公开了一种适用于PIE编码的解码器，涉及射频识别(RFID)技术领域。该发明包括Cnt_RTcal计数器、Cnt_even计数器、Cnt_odd计数器、Cnt_ctrl计数器、Mux多路选择器、比较器和三个D触发器。Cnt_RTcal计数器对前向链路校准码RTcal的时长进行计数，Cnt_ctrl计数器对标签所接收到的PIE编码数据帧中下降沿的个数进行计数。Cnt_ctrl计数器的计数输出Cnt_ctrl控制Cnt_odd计数器和Cnt_even计数器分别对PIE编码信号的两个相邻下降沿之间的信号宽度进行交替计数。该发明能克服接收时钟的抖动和频率随温度、电压等漂移的影响，保证PIE编码的稳定同步接收，降低PIE编码处理电路的功耗，具有体积小、经济、简便的特点。由此可见RTcal_L、TRcal_L、data-1_L以及data-0_L均为PW，目前的系统设计及相关专利已经使用只量测一次的PW长度的方案。但是同样的，虽然该对比文件是10年前的技术，但是之后在功耗方面一直没有进行突破，降低功耗的工作似乎遇到了瓶颈。
发明内容：
本发明专利的目的就是弥补现有技术的不足，提供了一种超低功耗的PIE编码解调方法及电路架构，在不降低性能的前提下，极大降低了电路的整体功耗，而且调整了采样的基准，确保采样的准确。
为达到所述目的，本发明一种超低功耗的PIE编码解调方法一种超低功耗的PIE编码解调方法，基于解调编码电路实现，所述解调编码电路包括一个由N级寄存器串联而成的计数器，其中系统时钟仅驱动第一级寄存器；此后每一级寄存器是由上一级寄存器的输出取反来驱动；从而第N级寄存器的驱动时钟就变成SYS_CLK/2^(N-1)。
优选的，所述的计数器如果由时钟上升沿驱动，那么使用时钟下降沿对计数结果采样；如果计数器由时钟下降沿驱动，那么使用时钟上升沿对计数结果采样。现有技术中的采样通常都是单一选择，而本发明通过这样分类采样提高了不同运行状况下的采样精度。
优选的，所述解调编码电路还包括：连接到PIE信号输入端的状态控制模块，所述状态控制模块分别连接到计数器、选择器以及数据存储器，其中计数器也连接到选择器，所述选择器分别连接到比较器、TRcal_H寄存器、PW寄存器以及RTcal_H寄存器，比较器通过选择器的输出值和TRcal_H寄存器中的数据进行对比，根据判断结果输出到数据寄存器中，或判定到达帧尾。
优选的，所述状态控制模块将获得的PIE信号的地址位直接发送到数据寄存器，并且控制TRcal_H、PW或RTcal_H的状态。通过这样的设置减少了流转程序，提高了处理的效率。
进一步的，所述状态控制模块控制计数器的RST端口，当开始计数时，RST端口放开。这样的设计确保能及时准确的进行复位，避免错误操作导致计数不准确。
优选的，所述比较器在工作过程中，定义Pivot_new，Pivot_new＝RTcal_H/2，对比data_H与Pivot_new，如果data_H大于Pivot_new则为data-1，否则就是data-0。
采用本发明所述技术方案，在计数器位数大于两位时，其的总功耗将显著低于普通结构的计数器。这样降低功率后减少了电路的整体能耗，便于后期对整体结构的优化。但是这样结构的计数器存在的最大问题是时钟边沿后经过N*Tdelay(Cell)输出数据才会稳定。现有技术中无法解决这样的问题。而本发明解决该问题的方法是根据计数器的驱动来对采样方式进行调整。如果计数器由时钟上升沿驱动，那么使用时钟下降沿对计数结果采样；如果计数器由时钟下降沿驱动，那么使用时钟上升沿对计数结果采样。这样在第一时间内就能采集到准确的采样结果，不影响设备的效率。
附图说明:
图1为本发明一种超低功耗的PIE编码解调方法采用的流程示意图。
图2为本发明一种超低功耗的PIE编码解调方法采用的计数器逻辑电路示意图。
图3为采用了图2所示的计数器的整体结构电路示意图。
图4为本发明一种超低功耗的PIE编码解调方法具体实施方式的示意图。
图中：TRcal：标签到读写器校准符
RTcal：读写器到标签校准符
delimiter：定界符
Tari：读写器到标签的数据“0”的参考标准。
具体实施方式:
现有技术中通常对delimiter、Tari、RTcal、TRcal以及Data进行分别采样并计数的方式进行。Delimiter设计之初的作用是用于校准系统本身时钟的偏差，随着技术的发展，时钟的一致性从设计、生产及测试各个方面被优化。目前的各种方案中已经弱化甚至取消了delimiter的量测。此外，RTcal_L、TRcal_L、data-1_L以及data-0_L均为PW，目前的系统设计及相关专利已经使用只量测一次的PW长度的方案。综上所述，现有技术中应用的技术方案时：仅仅测量帧头部分的data-0_H、RTcal_H和TRcal_H；数据部分的data-1_H和data-0_H。在该方案中需要定义一个Pivot，
Pivot＝RTcal/2
＝(data-1_H+data-1_L+data-0_H+data-0_L)/2
＝(data-1_H+PW+data-0_H+PW)/2
＝(data-1_H+data-0_H)/2+PW。
用采样计数的data_H+data_L与Pivot对比，如果data_H+data_L长度大于Pivot则为data-1，否则为data-0。通过转化发现，对比的其实是data_H+PW与Pivot，也就是对比data_H+PW与(data-1_H+data-0_H)/2+PW，也就是对比data_H与(data-1_H+data-0_H)/2。
而本发明一种超低功耗的PIE编码解调方法优化了这个过程，重新定义一个Pivot_new就是RTcal_H/2。这样只需要对比data_H与Pivot_new，如果data_H大于Pivot_new则为data-1，否则就是data-0。
为此需要重新设计一个计数器，如图1、图2所示，基于解调编码电路实现，所述解调编码电路包括一个由N级寄存器串联而成的计数器，其中系统时钟仅驱动第一级寄存器；此后每一级寄存器是由上一级寄存器的输出取反来驱动；从而第N级寄存器的驱动时钟就变成SYS_CLK/2^(N-1)。通过这样的结构在计数器位数大于两位时，其的总功耗将显著低于普通结构的计数器。具体对比如下表所示：
供电电压 P本方案(uW) P常规方案(uW)
0.6V 149.1 389.04
0.7V 205.94 534.66
0.8V 272.64 706.88
0.9V 349.38 910.8
这样降低功率后减少了电路的整体能耗，便于后期对整体结构的优化。但是这样结构的计数器存在的最大问题是时钟边沿后经过N*Tdelay(Cell)输出数据才会稳定。现有技术中无法解决这样的问题。而本发明解决该问题的方法是根据计数器的驱动来对采样方式进行调整。所述的计数器如果由时钟上升沿驱动，那么使用时钟下降沿对计数结果采样；如果计数器由时钟下降沿驱动，那么使用时钟上升沿对计数结果采样。
所述解调编码电路还包括：连接到PIE信号输入端的状态控制模块，所述状态控制模块分别连接到计数器、选择器以及数据存储器，其中计数器也连接到选择器，所述选择器分别连接到比较器、TRcal_H寄存器、PW寄存器以及RTcal_H寄存器，比较器通过选择器的输出值和TRcal_H寄存器中的数据进行对比，根据判断结果输出到数据寄存器中，或判定到达帧尾。所述状态控制模块将获得的PIE信号的地址位直接发送到数据寄存器，并且控制TRcal_H、PW或RTcal_H的状态。
所述状态控制模块控制计数器的RST端口，当开始计数时，RST端口放开。所述比较器在工作过程中，定义Pivot_new，Pivot_new＝RTcal_H/2，对比data_H与Pivot_new，如果data_H大于Pivot_new则为data-1，否则就是data-0。
以上升沿驱动计数器，下降沿采样为例。当PIE信号输入系统后，先用时钟上升沿采样的寄存器对PIE信号进行采样，使得信号与时钟同步，记为PIE_sync1。之后分别用时钟上升沿和时钟下降沿驱动的寄存器对PIE_sync1采样，记为PIE_sync2与PIE_sync2_n。将PIE_sync2接入状态机与计数器。将PIE_sync1与PIE_sync2_n做异或计算，产生一个宽度为半个时钟周期的脉冲信号。该脉冲信号的上升沿与系统时钟的下降沿对齐。当PIE信号为“1”完成后使用该脉冲信号的上升沿对计数器进行采样。此举可保证采样时计数器输出稳定及减少采样次数，进一步提高系统稳定性及降低系统功耗。

Claims (3)

1.一种超低功耗的PIE编码解调方法，基于解调编码电路实现，其特征在于：所述解调编码电路包括一个由N级寄存器串联而成的计数器，其中系统时钟仅驱动第一级寄存器；此后每一级寄存器是由上一级寄存器的输出取反来驱动；从而第N级寄存器的驱动时钟就变成SYS_CLK/2^(N-1)；
所述的计数器如果由时钟上升沿驱动，那么使用时钟下降沿对计数结果采样；如果计数器由时钟下降沿驱动，那么使用时钟上升沿对计数结果采样；
所述解调编码电路还包括：连接到PIE信号输入端的状态控制模块，所述状态控制模块分别连接到计数器、选择器以及数据存储器，其中计数器也连接到选择器，所述选择器分别连接到比较器、TRcal_H寄存器、PW寄存器以及RTcal_H寄存器，比较器通过选择器的输出值和TRcal_H寄存器中的数据进行对比，根据判断结果输出到数据寄存器中，或判定到达帧尾；
所述比较器在工作过程中，定义Pivot_new，Pivot_new = RTcal_H/2，对比data_H与Pivot_new，如果data_H大于Pivot_new则为data-1，否则就是data-0。
2.如权利要求1所述的一种超低功耗的PIE编码解调方法，其特征在于：所述状态控制模块将获得的PIE信号的地址位直接发送到数据寄存器，并且控制TRcal_H、PW或RTcal_H的状态。
3.如权利要求1所述的一种超低功耗的PIE编码解调方法，其特征在于：所述状态控制模块控制计数器的RST端口，当开始计数时，RST端口放开。
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