CN103888143A - 曼彻斯特码接收电路 - Google Patents

曼彻斯特码接收电路 Download PDF

Info

Publication number
CN103888143A
CN103888143A CN201310706069.1A CN201310706069A CN103888143A CN 103888143 A CN103888143 A CN 103888143A CN 201310706069 A CN201310706069 A CN 201310706069A CN 103888143 A CN103888143 A CN 103888143A
Authority
CN
China
Prior art keywords
signal
characteristic
time
tclk
manchester code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310706069.1A
Other languages
English (en)
Other versions
CN103888143B (zh
Inventor
岛田克之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Publication of CN103888143A publication Critical patent/CN103888143A/zh
Application granted granted Critical
Publication of CN103888143B publication Critical patent/CN103888143B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes

Abstract

本发明公开了一种曼彻斯特码接收电路，其包括：模拟电路，其被配置为将通过通信传输路径接收的模拟信号转换为基于曼彻斯特码的数字信号；和特性补偿单元，其被配置为补偿上升延迟特性和下降延迟特性中的至少一个，其中所述上升延迟特性中所述数字信号的上升时间大于下降时间，所述下降延迟特性中所述数字信号的下降时间大于上升时间。

Description

曼彻斯特码接收电路
技术领域
本公开涉及曼彻斯特码接收电路，更具体地，涉及用于改进接收信号抖动容限的技术。
背景技术
根据例如现场总线（用于在测量/控制装置之间执行数字通信的一种标准）来在通信当中使用曼彻斯特码。在曼彻斯特码中，信号电平在表示每个0/1位（bit）的信号的中央改变。因此，用作传输基准的接收时钟信号可以叠加在数据信号上进行传输。
图7是示出了相关技术的用于接收以曼彻斯特码编码的数据的数据接收电路的一个配置示例的框图。参考图7，从通信传输路径100接收数据的数据接收电路200包括MAU（介质连接单元）210、边沿检测模块220、接收时钟提取模块230、代码检测模块240和接收控制模块250。传输路径100可以通过诸如同轴电缆之类的有线方式配置，或可以通过无线方式配置。
MAU210将经过通信传输路径100的传输介质所传输的模拟信号转换为数字化接收信号。在数据接收电路200内，边沿检测模块220使该数字化接收信号与时钟信号同步，以产生同步接收信号，检测该同步接收信号的上升沿和下降沿并且输出边沿检测信号。所述时钟信号的速率是预定通信速率的2N倍（N是等于或大于3的整数）。
图8是示出了这样一种方式的波形图，其中从曼彻斯特码的同步接收信号的下降沿和上升沿输出边沿检测信号。该曼彻斯特码的同步接收信号在与一位的传输时间对应的位时间的中央处改变。当检测到所述改变时，输出具有所述时钟宽度的边沿检测信号。在连续输出多个相同位信号的情况下，例如，边沿检测信号还在后面的位时间开始时输出。因此，边沿检测信号指明位时间的边界和中央之一。
回到图7的描述，接收时钟提取模块230基于时钟信号和边沿检测信号产生接收时钟信号和接收时钟使能信号。接收时钟信号是用于允许代码检测模块240对其中信号电平在中央处改变的位信号进行采样的时钟信号。因为一位信号必须被采样两次，所述接收时钟信号的速率是每一位的通信速率的两倍。
所述接收时钟使能信号间隔地启动接收时钟信号，使得位于后一级且接收所产生的接收时钟信号的接收控制模块250以与通信速率相对应的时钟频率（即，接收时钟信号的速率的一半）操作。
代码检测模块240在接收时钟信号的上升时刻对同步接收信号进行采样并解码以输出代码型信号和接收数据。代码型信号表明前导码、开始分界符、结束分界符、数据代码等。图9示出了曼彻斯特码中前导码、开始分界符和结束分界符的定义，以及数据代码（“11001010”）的示例。
再次回到图7，接收控制模块250基于输入到该模块的接收数据和代码型信号来控制接收数据的接收。该控制操作基于位时间来执行。因此，当接收时钟信号由接收时钟使能信号间隔地启动时，接收控制模块250使用该接收时钟信号。
接收时钟提取模块230包括时钟提取计数器232，其基于时钟信号和边沿检测信号产生接收时钟信号和接收时钟使能信号。时钟提取计数器232对时钟信号进行计数，并且，当时钟信号的速率是预定通信速率的2N倍时，执行N-位（N-bit）宽度的环绕（wrap around）操作。即，当发生溢出时，计数值回归至0。在下面的描述中，计数值采用十六进制表示法表示。例如，当N=4时，所述计数值在每个时钟周期内按照0、1、2、…、E、F、0、1、…的顺序改变。
在N=4的情况下，当通信速率是所述预定通信速率时，位时间相当于24=16个时钟周期。因此，如图10所示，接收时钟信号每4个时钟周期被反转，而接收时钟使能信号每8个时钟周期被反转。即，接收时钟信号在时钟提取计数器232的计数值改变为4、8、C和0时被反转，而接收时钟使能信号在所述计数值改变为8和0时被反转。
当时钟提取计数器232的位宽度是N时，接收时钟信号在时钟提取计数器232的第二有效位改变时被反转，而所述接收时钟使能信号在最高有效位改变时被反转。
然而，在实际通信中，会发生位时间失真，位时间会相对于时钟信号的2N个时钟周期延长或缩短。在这种情况下，如图11所示，按照接收时钟信号设置的采样间隔和同步接收信号的位时间彼此未对准，因此同步接收信号的采样有时会失败。图11示出了位时间长于2N个时钟周期的一个例子。在图中的虚线圈中，同一信号被采样了两次。
为了防止这种情况发生，所述接收时钟提取模块230包括时钟提取控制模块231，其基于边沿检测信号控制计数值。根据时钟提取计数器232在边沿检测信号被检测时的计数值，时钟提取控制模块231调整下一个计数值。具体而言，计数值通过下面的方式进行调整。当所检测到的边沿位置超前于不存在抖动的理想边沿位置时（当所述检测在较早时刻处完成时），则计数操作相比正常数值（+1）进一步前进1（即，+2）,而当所检测到的边沿位置滞后（当所述检测在较晚时刻处完成时），计数操作相比正常数值（+1）被进一步延迟1（即，±0）。
当时钟提取计数器232的低（N-1）位的值在边沿检测信号被检测到时是1至2N-2时，即，下一个计数值没有增加并且保持为当前计数值，而当低（N-1）位的值是从2N-2+1至2N-2-1时，下一个计数值增加2，其比正常计数值大1。在前一情形中，相同的值被计数两次，而在后一情形中，计数跳跃1。在其它情况中，所述调整是没有必要的，因此所述计数值按照通常的增加1的方式来增加。
在时钟提取计数器232的位宽度为4的情况时，当所述通信速率是预定通信速率时，在计数值是0或8的时刻检测到边沿检测信号。因此，在计数值是0或8时检测到边沿检测信号的情况下，不执行调整，而计数值按照通常情况增加1。
相反地，在位时间长于预定位时间、并且在计数值从1至4或从9至C的时刻检测到边沿检测信号的情况下，计数值不增加而是保持在当前计数值，而在位时间短于预定位时间、并且在计数值从5至7或从D至F的时刻检测到边沿检测信号的情况下，计数值增加2。
图12是示出了图7中电路的操作示例的时序图。在这个示例中，假设位时间长于预定位时间，并且在计数值为9的时刻T1处检测到边沿检测信号。在这种情况下，下一个计数值不会增加至A，而是如白色数字所标示的保持在当前计数值9。因此，后续的采样时刻可以被延迟时钟信号的一个时钟周期。接收时钟提取模块230在各时刻T2、T3、T4、T5和T6处执行上述调整，从而使得计数值跟随位时刻的失真。
专利文献1公开了一种其中可以减少现场装置的电流消耗并且使用曼彻斯特码的现场总线系统中的通信装置的技术。
专利文献2公开了一种时钟提取电路的技术，其可以从串行编码器中获得具有恒定周期的正确的位置数据。
[现有技术文献]
[专利文献]
[专利文献1]JP-A-H07-326992
[专利文献2]JP-A-2011-191226
如图13中阴影所示，通常，诸如曼彻斯特码之类的数字信号通常在每个边沿处包含抖动成分。当接收信号包含抖动成分时，边沿的位置偏离没有抖动的理想位置。
图13是示出了抖动定义的示图，并示出了曼彻斯特码的接收信号的一个示例。参考图13，抖动意味着如下情况下的宽度Tjit：在边沿的位置相对于没有抖动的理想波形而言在+方向上最多偏离1/2*Tjit或在-方向上最多偏离1/2*Tjit。例如，6μs的抖动Tjit意味着每个边沿的位置相对于理想边沿位置在±方向中的任意一个方向上最大偏离3μs。在这种情况下，假设未产生与位时间有关的失真（即实际位时间长于或短于预定位时间的现象）。
曼彻斯特码通过这样一种方法被正确地采样：其中，通信数据的1位时间的信号在每1/2位时间被采样一次，总计采样2次。即，在曼彻斯特码中，采样必须在通信数据的1位时间中被执行两次。因此，采样通过其速率为通信速率两倍的接收时钟信号来执行。
如图14A所示，被两次采样的2-位数据和由该数据表示的信号类型之间的关系为：
00→“N-”、01→“0”、10→“1”和11→“N+”。
在N-位计数器的情况下，在产生边沿检测信号的时刻，时钟提取计数器232的低（N-1）位的值和时钟提取计数器232的下一个计数值的调整之间的关系如图14B所示。在4-位计数器的情况下，所述关系如图14C所示。
图15是示出了图7中电路的操作的另一个示例的时序图，并且示出了这样一种情况，即当时钟提取计数器232的位宽度是N=4，并且一个时钟周期的长度是Tclk时,产生了由Tjit=3*Tclk表示的抖动Tjit。
参考图15，接收信号的边沿位置相对于理想边沿位置偏离了±1/2*Tjit=±1/2*(3*Tclk)。然而，当时钟提取计数器232的计数值被适当地调整时，同步接收信号能够被正确地采样。
当时钟提取计数器232的位宽度是N时，针对提供至数据接收电路200的接收信号的接收抖动容限（抖动的极限）是(2N-2-1)*Tclk。为了正确地获取同步接收信号，采样必须在1/2位时间时执行一次并且在1位时间时执行两次，这是因为，当抖动在(2N-2-1)*Tclk范围内时，这通过总是保持下列条件来满足。然而，当抖动超过(2N-2-1)*Tclk时，下列条件中的一个不能满足，从而不能实现在1/2位时间时执行一次并且在1位时间时执行两次的采样。
（1）同步接收信号的高电平脉冲宽度和低电平脉冲宽度的最大值都是1位时间(=2N*Tclk)+(2N-2-1)*Tclk
（例如，当1位时间=32μs，N=4且Tclk=2μs时，为38μs）。
（2）同步接收信号的高电平脉冲宽度和低电平脉冲宽度的最小值都是1/2位时间(=2N-1*Tclk)-(2N-2-1)*Tclk
（例如，当1位时间=32μs，N=4且Tclk=2μs时，为10μs）。
（3）在同步接收信号的理想1位时间的高电平脉冲宽度或低电平脉冲宽度由于抖动而缩短的情况时，高电平脉冲宽度和低电平脉冲宽度的最小数值都是1位时间(=2N*Tclk)-(2N-2-1)*Tclk
（例如，当1位时间=32μs，N=4且Tclk=2μs时，为26μs）。
（4）在同步接收信号的理想1/2位时间的高电平脉冲宽度或低电平脉冲宽度由于抖动而延长的情况时，所述高电平脉冲宽度和低电平脉冲宽度的最大数值都是1/2位时间(=2N-1*Tclk)+(2N-2-1)*Tclk
（例如，当1位时间=32μs，N=4且Tclk=2μs时，为22μs）。
图16是示出了图7中电路的操作的另一个示例的时序图，并且示出了这样一种情况，即作为抖动超出预定值的情形的结果，不能实现在1/2位时间时执行一次并且在1位时间时执行两次的采样。该示例示出了抖动是4*Tclk且时钟提取计数器232的位宽度是N=4的情况。
参考图16，在产生了表示同步接收信号的边沿t2的检测的边沿检测信号时的时刻，时钟提取计数器232的低3位的值是0。之后，当使用该值作为起点时，时钟提取计数器232的计数值被调整。因为在边沿t2和t3之间的同步接收信号的脉冲本来是1/2位时间的脉冲，所以正确的采样次数是1。然而，脉冲宽度超过了上述（4）中的条件而变成12*Tclk。因此，除了t2+4*Tclk的第一采样之外，还发生了t2+12*Tclk的第二采样，使得曼彻斯特码不能够被正确地接收，如要采样值的交叉阴影部分所示（同步接收信号的边沿t3、t5、t6和t7）。
因为同步接收信号在边沿t4和t5之间的脉冲本来是1位时间的脉冲，所以正确的采样次数是2。然而，脉冲宽度超过了上述（1）中的条件而变成20*Tclk。因此，除了t2+4*Tclk的第一采样和t2+12*Tclk的第二采样之外，还发生了t4+20*Tclk的第三采样。同样在这种情况下，曼彻斯特码不能被正确地接收，如要采样值的交叉阴影部分所示。
当假设布置在图7的MAU210中并且输出曼彻斯特码的模拟电路具有下面a)或b)特性时，数字电路的抖动超过(2N-2-1)*Tclk，或即同步接收信号的脉冲宽度变化，并且上述（1）至（4）的条件中的一个条件没有得到满足，从而数字电路不能正确地接收所述曼彻斯特码。结果，模拟电路和数字电路的总的抖动容限下降至(2N-2-1)*Tclk以下，导致整个电路的性能降低。
a）从模拟电路中输出的接收信号具有其中上升时间长于下降时间的上升延迟特性。因为这种特性，高电平脉冲宽度短，而低电平脉冲宽度长。
b）从模拟电路中输出的接收信号具有其中下降时间长于上升时间的下降延迟特性。因为这种特性，低电平脉冲宽度短，而高电平脉冲宽度长。
图17A和图17B是示出了曼彻斯特码的波形示例的示意图，图17A示出了上升由于模拟电路的上述a)特性而延迟的情况下的抖动，而图17B示出了下降由于模拟电路的上述b)的特性而延迟的情况下的抖动。
参考图17A，当假设上升时间延迟Td时，上升沿的位置相对于没有抖动的理想波形最大偏离+(1/2*Tjit+Td)。其中，Td表示上升和下降之间的时间差。在抖动是6μs并且Td=1μs的一个例子中，上升沿的位置最大偏离+4（=3+1）μs。
参考图17B，当假设下降时间延迟Td时，下降沿的位置相对于没有抖动的理想波形最大偏离+(1/2*Tjit+Td)。在抖动是6μs并且Td=1μs的一个例子中，下降沿的位置最大偏离+4（=3+1）μs。
图18是示出了图7中电路的操作的又一示例的时序图。在图18中，时钟提取计数器232的位宽度是N=4，并且模拟电路具有上述a)的特性。在这种情况中，数字电路中发生了超过1/2*(3*Tclk)的边沿位置偏离。结果，抖动超过3*Tclk，导致曼彻斯特码不能被正确地接收，如要采样值的交叉阴影部分所示（同步接收信号的边沿t1、t3、t5和t7）。
发明内容
本发明的示例性实施例提供了一种曼彻斯特码接收电路，其中能够防止接收抖动容限受模拟电路特性的损害以及能够通过整个模拟电路和数字电路来增强接收抖动容限。
根据本发明的一个示例性实施例的曼彻斯特码接收电路，包括：
模拟电路，其被配置为将通过通信传输路径接收的模拟信号转换为基于曼彻斯特码的数字信号；
特性补偿单元，其被配置为补偿上升延迟特性和下降延迟特性中的至少一个，其中上升延迟特性中所述数字信号的上升时间大于下降时间，下降延迟特性中所述数字信号的下降时间大于上升时间。
所述特性补偿单元可以配置为在进一步考虑连接至模拟电路后级的数字电路的特性的同时来执行补偿。
所述特性补偿单元可以包括基于特性的控制元素存储模块，该基于特性的控制元素存储模块配置为存储基于特性的控制元素，以及特性补偿单元被配置为基于从所述基于特性的控制元素存储模块中读出的所述基于特性的控制元素来执行时钟提取操作。
根据所述配置，所述上升时间和下降时间之间的差值引起的曼彻斯特码中的抖动增加能够得到补偿，并且能够增强接收抖动容限。
附图说明
图1是示出了本发明的一个实施例的框图。
图2是在N位计数器的情况下的计数值调整表格。
图3是在4位计数器的情况下的计数值调整表格。
图4是示出了图1中操作的一个示例的时序图。
图5是示出了图1中操作的另一个示例的时序图。
图6是示出了图1中操作的又一个示例的时序图。
图7是示出了相关技术中的曼彻斯特码数据接收电路的一个配置示例的框图。
图8是示出了根据曼彻斯特码的同步接收信号的上升沿和下降沿来输出边沿检测信号的方式的波形图。
图9是示出了码定义的图和数据码的一个示例的示意图。
图10是解释反转接收时钟信号和接收时钟使能信号的时刻的示意图。
图11是解释位时间失真的示意图。
图12是示出了图7中的操作的一个示例的时序图。
图13是示出了图7中的抖动的定义的示意图。
图14A至图14C是解释图7中的曼彻斯特码的采样数据和信号类型以及计数值调整的示意图。
图15是示出了图7中的操作的另一个示例的时序图。
图16是示出了图7中的操作的再一个示例的时序图。
图17A和图17B是示出了曼彻斯特码的波形示例的示意图。
图18是示出了图7中的操作的又一个示例的时序图。
具体实施方式
下文中，将参考附图对本发明的实施例进行详细描述。图1是示出了本发明的实施例的框图。在该图中，与图7中共同的组件以相同的参考数字来标示。图1和图7的不同之处在于接收时钟提取模块230的配置。在图1中的接收时钟提取模块230中，即，除了时钟提取计数器232之外，还布置有边沿间隔计数器233、模拟电路特性指定模块234以及提供了与图7中的功能不同的功能的时钟提取控制模块235。
边沿间隔计数器233对由边沿检测模块220检测和输出的边沿间隔进行计数，并将计数数据提供至时钟提取控制模块235。
基于从外部指定和输入的MAU210的模拟特性，模拟电路特性指定模块234将用于提取与所指定的模拟特性对应的时钟的控制信号提供至时钟提取控制模块235。
具体而言，MAU210的模拟特性是下列至少其一：上升延迟特性，其中接收信号的上升时间长于下降时间；以及下降延迟特性，其中接收信号的下降时间长于上升时间。
时钟提取控制模块235包括基于特性的控制元素存储模块236，其基于通过模拟电路特性指定模块234指定的MAU210的模拟特性来控制预定的时钟提取操作得以执行。
基于从时钟提取控制模块235输出的计数值控制信号，时钟提取计数器232执行预定的计数操作
在这样配置的发明中，要点在于下列两个特征：
a)调整时钟提取计数器232的计数值的方法；
b)用于抑制接收时钟信号的输出的控制。
上述两点互相关联，并且a)是实现b)所必需的。
首先，将描述a）。
相关技术的调整计数值的方法是这样一种调整方法，其中，当边沿位置超前于理想位置时，如图15所示，计数操作从正常数值+1增加1，而被设置成+2，以及，当边沿位置滞后时，计数操作从正常数值+1减少1，而被设置成±0。因此，从边沿检测位置到采样位置（接收时钟位置）的距离不是恒定的。
相反地，在本发明中，在根据边沿位置的偏离宽度来改变该边沿位置的后续宽度的同时，调整时钟提取计数器232中的计数值，因此继该边沿检测位置之后的计数值的低（N-1）位始终是1。结果，从边沿检测位置到采样位置的距离一直是恒定的（见图4）。用于实现上述过程的具体计数值调整方法如图2和图3的表格中所示。
下一步，将描述b）。
为了正确地获取曼彻斯特码，通信数据的1位时间的信号必须每1/2位时间被采样一次，以及每1位时间时被采样两次。在本发明中，为了即使是在输出曼彻斯特码的模拟电路具有前面段落中描述的a)或b)的特性时仍能够使曼彻斯特码被正确地采样，当某些条件成立时，接收时钟信号的输出被抑制，以及对于处在距离边沿检测位置恒定距离处的采样位置，采样被跳过。
所述某些条件表示用于抑制采样以便正确地获取曼彻斯特编的下面两个条件：
<条件1>采样是在通讯数据的1位时间的第三次采样的情况；以及
<条件2>采样是在通讯数据的1/2位时间的第二次采样的情况。
当执行上述接收时钟输出控制时，具有前面段落中描述的a)或b)的模拟电路特性的曼彻斯特码也能够每1/2位时间被采样一次，并且每1位时间被采样两次，因此曼彻斯特码能够被正确地获取。
用于实现上述过程的具体的接收时钟输出抑制条件是(a-1)、(a-2)和(b-1)、(b-2)，其将在后面进行描述。
（1）通过传输路径100传输的接收信号被MAU210转换为曼彻斯特码，然后被提供至边沿检测模块220。
（2）边沿检测模块220将所述曼彻斯特码接收信号与速率是通信速率的2N倍（N=3,4,5……）的时钟信号(CLK)同步，检测上升和下降沿，以及将该边沿检测信号提供至接收时钟提取模块230。
（3）在接收时钟提取模块230中，时钟提取控制模块235将时钟提取计数器232在边沿检测信号变为有效（高电平）时的计数值与没有抖动的理想边沿位置的计数值（当时钟提取计数器232的位宽度是N=4时，例如，其为0或8）进行比较。
（4）此外，按照（3）的比较结果，时钟提取控制模块235产生并输出用于调整计数值的计数值控制信号，使计数值跟随由时钟提取计数器232的计数操作检测到的边沿位置来操作。
在相关技术的方法中，按照下面的方法调整计数值。当所检测到的边沿位置超前于没有抖动的理想位置时，计数操作从正常数值（+1）进一步增加1而至（+2），以及，当边沿位置滞后时，计数操作从正常数值（+1）进一步延迟1而至（±0）。
在相关技术的调整中，如图13所示，从边沿位置（边沿检测信号的位置）到采样位置（接收时钟位置的位置）的距离不是恒定的，因此无法识别同步接收信号的采样位置。
相反地，在本发明中，跟随同步接收信号的边沿位置的后续宽度根据所述边沿位置的偏离宽度而改变。具体而言，计数值按照例如如图2中所示的表格进行调整。在时钟提取计数器232的位宽度是N=4的情况中，例如，计数值按照例如如图3中所示的表格进行调整。
在本发明的计数值调整中，继边沿检测信号变为有效（高电平）的边沿检测位置之后的时钟提取计数器232的计数值中的低(N-1)位始终是1。因此，从边沿位置（边沿检测信号的位置）到采样位置（接收时钟位置的位置）的时间始终是恒定的（距离边沿位置为4*Tclk、12*Tclk、20*Tclk……的点），由此，能够识别同步接收信号的采样位置。
（5）时钟提取计数器232在一个周期中输出接收时钟信号，其中，“时钟提取计数器232的低（N-1）位在当前时钟（CLK）周期的值是2N-2-1”以及“时钟提取计数器232的低（N-1）位在下一个时钟周期的值是2N-2”。接收时钟信号具有通信速率两倍的频率。
（6）时钟提取计数器232将时钟提取计数器232的最高有效位作为接收时钟使能信号提供给接收控制模块250。
（7）代码检测模块240在接收时钟信号的高电平期间在时钟（CLK）的上升时对同步接收信号进行采样，并执行解码以识别通信数据的类型。
（8）根据图2的表格的计数值的调整是基本调整。当仅执行基本调整时，接收抖动容限（抖动的极限）变成(2N-2-1)*Tclk。图4是示出了在时钟提取计数器232的位宽度是N=4且抖动是3*Tclk的情况下的操作的一个示例的时序图。
参考图4，在当边沿检测信号作为边沿检测模块220对同步接收信号的边沿进行检测的结果而被输出时的各个时刻t1至t7处，如画阴影的数值所示那样来调整时钟提取计数器232的计数值。
然而，输出曼彻斯特码的模拟电路具有上述的特性a)或b)。因此，当如此前描述过的图17中所示上升和下降特性之间具有差值Td（1*Tclk范围内）时，输入到数字电路中的曼彻斯特码的脉冲宽度变成如下描述的，以及接收抖动容限不能满足(2N-2-1)*Tclk。
在特性a)的情况下，
1）同步接收信号的高电平脉冲宽度的最大值是1位时间(=2N*Tclk)+(2N-2-1)*Tclk，以及低电平脉冲宽度的最大值是1位时间+2N-2*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最大值分别是38μs和40μs）。
2）同步接收信号的高电平脉冲宽度的最小值是1/2位时间(=2N-1*Tclk)-2N-2*Tclk，以及低电平脉冲宽度的最小值是1/2位时间-(2N-2-1)*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最小值分别是8μs和10μs）。
3）在同步接收信号的理想1位时间的高电平脉冲宽度由于抖动而缩短的情况下，高电平脉冲宽度的最小值是1位时间-2N-2*Tclk，以及，在理想1位时间的低电平脉冲宽度由于抖动而缩短的情况下，低电平脉冲宽度的最小值是1位时间-(2N-2-1)*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最小值分别是24μs和26μs）。
4）在同步接收信号的理想1/2位时间的高电平脉冲宽度由于抖动而延长的情况下，高电平脉冲宽度的最大值是1/2位时间+(2N-2-1)*Tclk，以及，在理想1/2位时间的低电平脉冲宽度由于抖动而延长的情况下，低电平脉冲宽度的最大值是1/2位时间+2N-2*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最大值分别是22μs和24μs）。
在特性b)的情况下，
1）同步接收信号的高电平脉冲宽度的最大值是1位时间(=2N*Tclk)+2N-2*Tclk，以及低电平脉冲宽度的最大值是1位时间+(2N-2-1)*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最大值分别是40μs和38μs）。
2）同步接收信号的高电平脉冲宽度的最小值是1/2位时间(=2N-1*Tclk)-(2N-2-1)*Tclk，以及低电平脉冲宽度的最小值是1/2位时间-2N-2*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最小值分别是10μs和8μs）。
3）在同步接收信号的理想1位时间的高电平脉冲宽度由于抖动而缩短的情况下，高电平脉冲宽度的最小值是1位时间-(2N-2-1)*Tclk，以及，在理想1位时间的低电平脉冲宽度由于抖动而缩短的情况下，低电平脉冲宽度的最小值是1位时间-2N-2*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最小值分别是26μs和24μs）。
4）在同步接收信号的理想1/2位时间的高电平脉冲宽度由于抖动而延长的情况下，高电平脉冲宽度的最大值是1/2位时间+2N-2*Tclk，以及，在无抖动的理想1/2位时间的低电平脉冲宽度由于抖动而延长的情况下，低电平脉冲宽度的最大值是1/2位时间+(2N-2-1)*Tclk（当1位时间=32μs，N=4，且Tclk=2μs时，例如，最大值分别是24μs和22μs）。
（9）在本发明中，即使当模拟电路具有特性a)或b）时，输入到数字电路的曼彻斯特码也能够被正确采样。具体而言，边沿间隔计数器233的计数值提供至时钟提取控制模块235，并且增加了针对接收时钟输出的条件。边沿间隔计数器233是这样一种计数器，其在边沿检测信号变成有效（高电平）的时刻，计数值被初始化为0，并且，在其它时刻，所述计数值被简单增加（+1）。要添加的条件如下所述。
在特性a)的情况中
模拟电路具有特性a)的事实是通过模拟电路特性指定模块234从外部被指定至基于特性的控制元素存储模块236的。之后，执行控制以便执行与所述特性a)对应的时钟提取操作的基于特性的控制元素从基于特性的控制元素存储模块236中被读出至时钟提取控制模块235。
(a-1)在当同步接收信号的低电平脉冲宽度是最大值(2N+2N-2)*Tclk时，边沿间隔计数器233的数值变成2N+2N-2-2的情况下，即使当前述（5）所示的条件成立时，也不会输出接收时钟信号。结果，同步接收信号此时不会在代码检测模块240中被采样。
图5的时序图中的时刻t4+20*Tclk和t6+20*Tclk符合所述条件。所述条件成立时的状态对应于通信数据的1位时间中的第三采样点，因此接收时钟信号对于获取所述正确数值不是必需的。
(a-2)当下面几个条件由于同步接收信号的理想1/2位时间的低电平脉冲宽度由于抖动而延长为(2N-1+2N-2)*Tclk的状态而被建立时，即使当前述（5）所示的条件成立时，也不会输出接收时钟信号。结果，同步接收信号此时不会在代码检测模块240中被采样。
图5的时序图中的时刻t2+12*Tclk符合所述条件。
<条件>
“边沿间隔计数器233的值是2N-1+2N-2-2”，“边沿检测信号在下一个周期中有效（高电平）”，和“同步接收信号是低电平”。
条件成立时的状态对应于通信数据的1/2位时间中的第二采样点，并且接收时钟信号对于获取正确值不是必需的。
在除了(a-1)和(a-2)的条件成立的状态外的其他状态中，根据(5)中的条件输出接收时钟信号。
在特性b)的情况下，
模拟电路具有特性b)的事实是通过模拟电路特性指定模块234从外部被指定至基于特性的控制元素存储模块236中的。然后，执行控制以便执行与特性b)对应的时钟提取操作的基于特性的控制元素从基于特性的控制元素存储模块236中被读出至时钟提取控制模块235。
(b-1)在其中当同步接收信号的高电平脉冲宽度是最大值(2N+2N-2)*Tclk时边沿间隔计数器的数值变成2N+2N-2-2的情况下，即使当前述（5）所示的条件成立时，也不输出接收时钟信号。结果，同步接收信号此时不会在代码检测模块240中被采样。
图6的时序图中的时刻t3+20*Tclk符合所述条件。所述条件成立的状态对应于通信数据的1位时间中的第三采样点，因此接收时钟信号对于获取正确值不是必需的。
(b-2)当下面几个条件由于同步接收信号的理想1/2位时间的高电平脉冲宽度由于抖动而延长为最大值(2N-1+2N-2)*Tclk的状态而被建立时，即使当前述（5）所示的条件成立时，接收时钟信号也不输出接收时钟信号。结果，同步接收信号此时不会在代码检测模块240中被采样。
图6的时序图中的时刻t1+12*Tclk和T5+12*Tclk符合所述条件。
<条件>
“边沿间隔计数器233的数值是2N-1+2N-2-2”，“边沿检测信号在下一个周期中有效（高电平）”，和“同步接收信号是高电平”。
所述条件成立时的状态对应于通信数据的1/2位时间中的第二采样点，并且接收时钟信号对于获取正确值不是必需的。
在除了(b-1)和(b-2)的条件成立的状态外的其他状态中，根据(5)中的条件输出接收时钟信号。
当执行上述的接收时钟输出控制时，具有模拟电路a)或b)特性的抖动为(2N-2-1)*Tclk的接收信号也能够在每1位时间被采样两次（每1/2位时间采样一次），从而接收信号能够被正确地采样。
(10)“1”和“0”代码类型的接收数据被输出至后级中的接收控制模块250，其执行接收控制。
(11)根据本发明的操作，当上升和下降之间的时间差在1*Tclk范围内时，模拟电路的a)或b)特性导致的曼彻斯特码中的抖动增加在数字电路侧被校正，模拟电路和数字电路的总的接收抖动容限得以改善，从而能够将接收抖动容限保持在(2N-2-1)*Tclk。
图5的时序图示出了这样一种情况，其中当时钟提取计数器232的位宽度是N=4时，模拟电路具有a)特性，因此同步接收信号的上升时的3*Tclk的抖动被延迟1/2*Tclk，但是基于本发明配置的图1中的电路跟随该延迟并且正确地对同步接收信号进行采样。图6的时序图示出了一个类似的情况，其中模拟电路具有b)的特性。
根据本发明，如上所述，可以实现一种曼彻斯特码接收电路，其能够补偿由于上升时间和下降时间之间的差值造成的曼彻斯特码中的抖动增加，并且其具有优异的接收抖动容限。

Claims (3)

1.一种曼彻斯特码接收电路，其包括：
模拟电路，其被配置为将通过通信传输路径接收的模拟信号转换为基于曼彻斯特码的数字信号；以及
特性补偿单元，其被配置为补偿上升延迟特性和下降延迟特性中的至少一个，在所述上升延迟特性中所述数字信号的上升时间大于下降时间，在所述下降延迟特性中所述数字信号的下降时间大于上升时间。
2.根据权利要求1所述的曼彻斯特码接收电路，其中，
所述特性补偿单元被配置为在进一步考虑了连接至所述模拟电路后级的数字电路特性的同时来执行补偿。
3.根据权利要求1或2所述的曼彻斯特码接收电路，其中所述特性补偿单元包括基于特性的控制元素存储模块，所述基于特性的控制元素存储模块配置为存储基于特性的控制元素，以及所述特性补偿单元被配置为基于从所述基于特性的控制元素存储模块中读出的所述基于特性的控制元素来执行时钟提取操作。
CN201310706069.1A 2012-12-19 2013-12-19 曼彻斯特码接收电路 Active CN103888143B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012276848 2012-12-19
JP2012-276848 2012-12-19
JP2013-185094 2013-09-06
JP2013185094A JP5700091B2 (ja) 2012-12-19 2013-09-06 マンチェスターコード受信回路

Publications (2)

Publication Number Publication Date
CN103888143A true CN103888143A (zh) 2014-06-25
CN103888143B CN103888143B (zh) 2017-08-08

Family

ID=50023386

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310706069.1A Active CN103888143B (zh) 2012-12-19 2013-12-19 曼彻斯特码接收电路

Country Status (4)

Country Link
US (1) US9083505B2 (zh)
EP (1) EP2747291B1 (zh)
JP (1) JP5700091B2 (zh)
CN (1) CN103888143B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106911324A (zh) * 2015-12-23 2017-06-30 华大半导体有限公司 一种高频标签的ppm解码方法
CN112491446A (zh) * 2021-02-05 2021-03-12 苏州裕太微电子有限公司 一种有线通信抗干扰方法及系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102329802B1 (ko) 2015-07-23 2021-11-22 삼성전자주식회사 테스트 인터페이스 보드, 테스트 장비, 테스트 시스템 및 테스트 방법
TWI615700B (zh) * 2015-10-14 2018-02-21 慧榮科技股份有限公司 時脈校正方法、參考時脈產生方法、時脈校正電路以及參考時脈產生電路
CN106302022B (zh) * 2016-08-19 2019-05-14 凌云科技集团有限责任公司 一种机载大气数据系统曼彻斯特码解析及仿真系统
KR102507862B1 (ko) * 2018-07-09 2023-03-08 주식회사 엘엑스세미콘 인터페이스신호에서 임베디드클럭을 복원하는 클럭복원장치 및 소스드라이버

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446765A (en) * 1992-11-19 1995-08-29 Cirrus Logic, Inc. Apparatus for recovering data and clock information from an encoded serial data stream
US5726650A (en) * 1995-06-07 1998-03-10 Silicon Systems, Inc. Adaptive manchester decoding with adjustable delay and power saving mode
EP1335520A1 (en) * 2002-02-11 2003-08-13 AMI Semiconductor Belgium BVBA Multiplex bus system with duty cycle correction
US7382845B1 (en) * 2001-12-14 2008-06-03 Symmetricom, Inc. Distribution of synchronization in an ethernet local area network environment
CN101395876A (zh) * 2006-03-08 2009-03-25 罗伯特·博世有限公司 用于补偿非对称延迟的方法和系统

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2911748B2 (ja) 1994-05-31 1999-06-23 株式会社日立製作所 フィールドバスシステムにおける通信装置
JP4947173B2 (ja) 2010-03-16 2012-06-06 横河電機株式会社 交流インピーダンス測定装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446765A (en) * 1992-11-19 1995-08-29 Cirrus Logic, Inc. Apparatus for recovering data and clock information from an encoded serial data stream
US5726650A (en) * 1995-06-07 1998-03-10 Silicon Systems, Inc. Adaptive manchester decoding with adjustable delay and power saving mode
US7382845B1 (en) * 2001-12-14 2008-06-03 Symmetricom, Inc. Distribution of synchronization in an ethernet local area network environment
EP1335520A1 (en) * 2002-02-11 2003-08-13 AMI Semiconductor Belgium BVBA Multiplex bus system with duty cycle correction
CN101395876A (zh) * 2006-03-08 2009-03-25 罗伯特·博世有限公司 用于补偿非对称延迟的方法和系统

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106911324A (zh) * 2015-12-23 2017-06-30 华大半导体有限公司 一种高频标签的ppm解码方法
CN112491446A (zh) * 2021-02-05 2021-03-12 苏州裕太微电子有限公司 一种有线通信抗干扰方法及系统

Also Published As

Publication number Publication date
EP2747291A2 (en) 2014-06-25
EP2747291A3 (en) 2016-04-13
EP2747291B1 (en) 2019-11-27
JP2014140153A (ja) 2014-07-31
CN103888143B (zh) 2017-08-08
JP5700091B2 (ja) 2015-04-15
US20140169507A1 (en) 2014-06-19
US9083505B2 (en) 2015-07-14

Similar Documents

Publication Publication Date Title
CN103888143A (zh) 曼彻斯特码接收电路
US9450744B2 (en) Control loop management and vector signaling code communications links
US7920601B2 (en) Vehicular communications system having improved serial communication
US7463171B2 (en) Parallel conversion circuit
CN109586692B (zh) 一种应用于ad源同步数据接收的fpga动态相位调整方法
WO2014138640A1 (en) Clock recovery circuit for multiple wire data signals
CN103219996A (zh) 具有降低功率消耗的流水线模数转换器
CA2548524C (en) Device with improved serial communication
AU600871B2 (en) Clock recovering device
KR101418046B1 (ko) 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기
US20120177160A1 (en) Communication circuit and method of adjusting sampling clock signal
US20160087737A1 (en) A network receiver for a network using distributed clock synchronization and a method of sampling a signal received from the network
US20110026572A1 (en) Baud rate error detection circuit and baud rate error detection method
US20200228304A1 (en) Sampling point identification for low frequency asynchronous data capture
US20120026019A1 (en) Driving circuit of light emitting diode, decoding circuit and decoding method thereof
KR20150128658A (ko) 직렬 데이터 송신용 디더링 회로
EP3051424A1 (en) Transition enforcing coding receiver for sampling vector signals without using clock and data recovery
CN102571117A (zh) 脉冲信号接收装置及传送系统
CN112765073A (zh) 一种数据采样方法、系统、存储介质以及计算机设备
EP1987644B1 (en) Data communication method, data transmission and reception device and system
US11411710B2 (en) Subscriber of a data network
US6950486B2 (en) Delay apparatus and method
CN102332975A (zh) 一种接口自适应采样方法和装置
US9008165B2 (en) Digital phase equalizer for serial link receiver and method thereof
CN107122325B (zh) 基于通用串行总线的数据传输系统及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant