CN203086781U - 用于减小周期性信号中的抖动的装置 - Google Patents

Abstract

本实用新型提供了一种用于减小周期性信号中的抖动的装置和方法。该装置包括：鉴频器，其被配置为接收该周期性信号和该装置的输出信号的反馈，并计算该周期性信号的当前周期长度的估计值；鉴相器，其被配置为接收该周期性信号，并根据该周期性信号的前一周期的输入信号与所述装置的前一周期的输出信号来确定该输入信号的当前周期长度的调整因子；以及调整器，其被配置为根据该当前周期长度的估计值和该当前周期长度的调整因子来确定当前周期的输出信号的周期长度。

Description

用于减小周期性信号中的抖动的装置

技术领域

本实用新型的实施方式涉及周期性信号的去抖，更具体而言，涉及用于减小用于LED驱动器的垂直同步(VSYNC)信号中的抖动的装置。

背景技术

LED(Light Emitting Diode，发光二极管)是一种能够将电能转化为光能的半导体器件。LED驱动器是指驱动LED发光或LED模块组件正常工作的电源调整电子器件。通用的LED驱动器一般都由专门的公司设计和提供，这些公司将其模块化后提供给LED终端应用产品制造商使用。但是，对于某些特定应用来说，这样的通用模块可能并不适用或者不能很好地工作。例如，通用LED驱动器模块提供的垂直同步信号的某些周期可能相对于标准信号会有±5％的抖动，而在某些情况下，这种抖动幅度过大而不能直接使用。

因此，存在着对用于LED驱动器的垂直同步信号进行重整以减小或去除其抖动的需要。

实用新型内容

鉴于此，本说明书提供了一种用于减小用于LED驱动器的垂直同步信号中的抖动的装置。更一般性而言，由于任何周期性信号通常而言都不会是完全理想的周期性信号，因此本实用新型的装置还可用于减小任何周期性信号中的抖动。

根据本实用新型的一个方面，提供了一种用于减小周期性信号中的抖动的装置。该装置的特征在于包括：鉴频器，其被配置为接收该周期性信号和该装置的输出信号的反馈，并计算该周期性信号的当前周期长度的估计值；鉴相器，其被配置为接收该周期性信号，并根据该周期性信号的前一周期的输入信号与所述装置的前一周期的输出信号来确定该输入信号的当前周期长度的调整因子；以及调整器，其被配置为根据该当前周期长度的估计值和该当前周期长度的调整因子来确定当前周期的输出信号的周期长度。

根据一种实施方式，该鉴频器还被配置为在该装置的初始化阶段对该周期性信号的前N个周期的周期长度求平均，以得到该估计值的初始值，其中N是大于1的整数，并且N是取决于该装置的设计精度要求而预先设定的。

根据一种实施方式，其中N是512、1024、2048、4096中的一个。

根据一种实施方式，其中该鉴频器还被配置为在该装置的初始化阶段之后，根据该周期性信号的输入信号的前一周期长度和该装置的输出信号的前一周期长度来递归计算当前周期长度的估计值。

根据一种实施方式，其中该鉴相器被配置为当该周期性信号的前一周期的输入信号超前于该装置的前一周期的输出信号时，将当前周期的调整因子设置为一个负值，以及当该周期性信号的前一周期的输入信号滞后于该装置的前一周期的输出信号时，将当前周期的调整因子设置为一个正值。

根据一种实施方式，其中该调整因子的幅度是取决于该装置的设计精度要求而预先确定的。

根据一种实施方式，其中该周期性信号是用于LED驱动器的垂直同步信号。

利用本实用新型实施方式的装置，能够对输入的周期性信号进行重整以减小或去除其抖动，使得输出的周期性信号尽量跟踪输入信号。

附图说明

通过以下结合附图进行的详细说明，本实用新型的特征和优点将更加显而易见，其中：

图1示出了根据本实用新型的一个实施方式的用于减小周期性信号中的抖动的装置的结构图；

图2示出了根据本实用新型的实施方式的周期性信号的输入信号和输出信号的时序图；以及

图3示出了根据本实用新型的一个实施方式的用于减小周期性信号中的抖动的方法的流程图。

具体实施方式

图1示出了根据本实用新型的一个实施方式的用于减小周期性信号中的抖动的装置100的结构图。如图1中所示，装置100包括鉴频器110、鉴相器120和调整器130。在图1中，VSYNC_IN表示装置100的输入信号，在本文的描述中，其例如是用于LED驱动器的垂直同步信号，但是本领域技术人员可以理解，其也可以是任何其他周期性信号；该等周期性信号的具体用途不构成对本实用新型的限制。在本文中，VSYNC_IN信号可以是任意频率的周期性信号。另外，在图1中，VSYNC_OUT表示装置100的输出信号，其是通过对VSYNC_IN进行去抖之后得到的周期性信号。例如，图2中示出了VSYNC_IN和VSYNC_OUT信号的一个例子。

鉴频器110被配置为接收VSYNC_IN信号的输入和VSYNC_OUT信号的反馈，并计算VSYNC_OUT的当前周期长度的估计值。例如，该估计值可以通过下面的公式计算：

$\mathrm{vsync}\_\mathrm{period}{\left(n\right)}_{\mathrm{est}}=\frac{\mathrm{sum}\_\mathrm{vsync}\_\mathrm{period}(n-1)}{N}$ 公式(1)

其中，n是当前周期；N是大于1的任意整数，其取值取决于系统的设计精度要求而预先设定；sum_vsync_period(n-1)是当前周期之前的N个周期的长度之和。例如，在系统对周期性输入信号的抖动容忍度是1‰时，N的取值可以是1024。此外，根据实际精度要求，N的值还可以是512、2048、4096等。

在一种实施方式中，在装置100的初始化阶段，对VSYNC_IN信号的前N个周期的输入不进行去抖处理，而是，鉴频器110简单地得到该N个周期的周期长度的平均值，以此来作为第N+1个周期的周期长度的估计值，即，作为对后续的周期长度进行估计的初始值。

在一种实施方式中，在初始化阶段通过这种方式得到周期长度的估计值的初始值之后，鉴频器110利用VSYNC_IN的前一周期长度和VSYNC_OUT的前一周期长度来递归计算当前周期长度的估计值。例如，可以如下根据公式(2)来递归计算从第n个周期开始向前的N个周期(即第n个周期和该第n个周期之前的N-1个周期)的周期长度之和：

sum_vsync_period(n)＝sum_vsync_period(n-1)-vsyncout_period(n)+vsync_in_period(n)，

公式(2)

其中，vsync_in_period(n)是VSYNC_IN信号的第n个周期的周期长度，vsync_out_period(n)是VSYNC_OUT信号的第n个周期的周期长度。

在通过公式(2)递归计算得到从第n个周期向前N个周期的周期长度之和之后，可以利用公式(1)计算第n+1个周期的周期长度的估计值。

在另一种实施方式中，鉴频器110也可以在装置100初始化阶段对VSYNC_IN信号的前任意多个周期的长度求平均来作为估计值的初始值，或者简单地以VSYNC_IN信号的第一个周期的周期长度来作为估计值的初始值，或者简单地以垂直同步信号的标称周期长度来作为估计值的初始值。

从上面可以看出，本例子中的鉴频器110并不是传统的使输出信号的电压与输入信号的频率相对应的鉴频器，而是可以看作传统鉴频器与比例积分微分(PID)控制器的结合，因为当前周期长度的估计值的计算(公式(1))事实上涉及到了积分(求和)和微分(求平均)运算。

鉴相器120被配置为接收VSYNC_IN信号的输入和VSYNC_OUT信号的反馈，并且根据前一周期的VSYNC_IN信号和VSYNC_OUT信号来确定当前周期的周期长度的调整因子。

在一种实施方式中，鉴相器120根据前一周期的VSYNC_IN信号和VSYNC_OUT信号的时序关系来确定当前周期长度的调整因子。图2示出了根据本实用新型的实施方式的周期性信号的输入信号VSYNC_IN和输出信号VSYNC_OUT的时序图。可以理解，图2只是一种示意性图示，其并未按比例绘制，其图示的尺寸并不对本实用新型产生任何限制。

如图2中所示，例如当确定第n周期的调整因子时，考虑第n-1周期的VSYNC_IN信号和VSYNC_OUT信号的时序关系。图2中示例性地以周期性信号的脉冲的上升沿作为比较基准，但是本领域技术人员显然可以理解，也可以以脉冲的下降沿作为比较基准。

一方面，当第n-1周期的VSYNC_IN信号超前于(或快于)VSYNC_OUT信号时，将第n周期的调整因子设置为一个负值，如-Δ。另一方面，如果第n-1周期的VSYNC_IN信号滞后于(或慢于)VSYNC_OUT信号，则将第n周期的调整因子设置为一个正值，如+Δ。如图2中所示，第n-1周期和第n周期中VSYNC_IN信号超前于VSYNC_OUT信号，因此相应的第n周期和第n+1周期的调整因子被设置为-Δ，而第n+1周期中VSYNC_IN信号滞后于VSYNC_OUT信号，因此相应的第n+2周期的调整因子被设置为+Δ。

此外，上述调整因子的幅度Δ也是取决于系统的设计精度要求而预先确定的，其通常是一个远远小于1的值。当调整因子的幅度Δ较大时，对周期长度的调整较快，但是准确度低；当调整因子的幅度Δ较小时，对周期长度的调整的准确度较高，但是调整较慢。例如，在系统对周期性输入信号的抖动容忍度是1‰时，调整因子Δ的幅度可以预先确定为0.0001、0.0002等。

调整器130被配置为根据鉴频器110计算得到的当前周期长度的估计值和鉴相器120得到的当前周期长度的调整因子来确定VSYNC_OUT信号的当前周期长度。例如，调整器130可以根据以下公式来确定VSYNC_OUT信号的当前周期长度：

$\mathrm{vsync}\_\mathrm{period}\left(n\right)=\mathrm{vsync}\_\mathrm{period}{\left(n\right)}_{\mathrm{est}}*(1\±\mathrm{\Δ})=\frac{\mathrm{sum}\_\mathrm{vsync}\_\mathrm{period}(n-1)}{N}*(1\±\mathrm{\Δ})$

公式(3)

其中，vsync_period(n)是计算得到的第n周期的周期长度。当第n-1周期的VSYNC_IN信号超前于VSYNC_OUT信号时，上述等式右边取-Δ，相当于第n周期的周期长度相对于估计值缩短，从而得到的第n周期的VSYNC_OUT信号向前追赶VSYNC_IN信号；而当第n-1周期的VSYNC_IN信号滞后于VSYNC_OUT信号时，上述等式右边取+Δ，相当于第n周期的周期长度相对于估计值变长，从而得到的第n周期的VSYNC_OUT信号向后靠近VSYNC_IN信号。

此外，当第n-1周期的VSYNC_IN信号和VSYNC_OUT信号同步时，上述Δ取0，相当于第n周期的周期长度等于其估计值，这种情况对应于VSYNC_IN信号与VSYNC_OUT信号锁定的状态。在实际的工作条件下，这种情况很少出现。

图1中的其他附图标记(如CLK、RESET)与常规的数字锁相环(DPLL)中的相应符号表示相同的含义，因此这里不再赘述，以免不必要地模糊本实用新型。

可以看出，装置100的电路是全数字实现的，因此能够使得面积达到最小。另外，与常规的数字锁相环(DPLL)相比，不需要实现倍频器，对时钟的要求也不高，例如通过常规的晶振时钟(如2.4576M、6.144M的晶振时钟)都可以实现。

图3示出了根据本实用新型的一个实施方式的用于减小周期性信号中的抖动的方法300的流程图。在图3中，仍然是以用于LED驱动器的垂直同步信号作为周期性信号的实例来进行说明。方法300可以由如上参照图1所述的装置100来执行。

如图3中所示，方法300开始于步骤310，检测到周期性信号VSYNC_IN的输入。在步骤320，接收VSYNC_IN信号的输入和VSYNC_OUT信号的反馈，并计算VSYNC_OUT的当前周期长度的估计值。例如，该估计值可以根据上述公式(1)来计算。其中上述参照图1的鉴频器110描述的对于该估计值的确定同样适用于步骤320。

在步骤330，接收VSYNC_IN信号的输入和VSYNC_OUT信号的反馈，并且根据前一周期的VSYNC_IN信号和VSYNC_OUT信号来确定当前周期的周期长度的调整因子。例如，该调整因子可以根据前一周期的VSYNC_IN信号和VSYNC_OUT信号的时序关系来确定。其中上述参照图1的鉴相器120描述的对于该调整因子的确定同样适用于步骤330。

接下来在步骤340，根据上述步骤320计算得到的当前周期长度的估计值和上述步骤330计算得到的当前周期长度的调整因子来确定VSYNC_OUT信号的当前周期长度。例如，可以根据上述公式(3)来计算该当前周期长度。

其中，可以将步骤340得到的VSYNC_OUT信号的当前周期长度进行存储，以供计算下一周期长度时使用。

方法300结束于步骤350，例如当不再检测到VSYNC_IN信号的输入时。

虽然参照图3中的方法300对本实用新型的方法进行了描述，然而应当理解，图中所示的以及说明书中所描述的步骤顺序仅仅是示意性的，在不脱离权利要求的范围的情况下，这些方法步骤和/或动作可以按照不同的顺序执行而不局限于附图中所示的以及说明书中所描述的具体顺序。例如，步骤320和330可以按照相反顺序执行或者同时执行。

在一个或多个示例性设计中，可以用硬件、软件、固件或它们的任意组合来实现本申请所述的功能。如果用软件来实现，则可以将所述功能作为一个或多个指令或代码存储在计算机可读介质上，或者作为计算机可读介质上的一个或多个指令或代码来传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括有助于计算机程序从一个地方传递到另一个地方的任意介质。存储介质可以是通用或专用计算机可访问的任意可用介质。这种计算机可读介质可以包括，例如但不限于，RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁存储设备，或者可用于以通用或专用计算机或者通用或专用处理器可访问的指令或数据结构的形式来携带或存储希望的程序代码模块的任意其它介质。并且，任意连接也可以被称为是计算机可读介质。例如，如果软件是使用同轴电缆、光纤光缆、双绞线、数字用户线(DSL)或诸如红外线、无线电和微波之类的无线技术来从网站、服务器或其它远程源传输的，那么同轴电缆、光纤光缆、双绞线、DSL或诸如红外线、无线电和微波之类的无线技术也包括在介质的定义中。

可以用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或者晶体管逻辑、分立硬件组件或用于执行本文所述的功能的任意组合来实现或执行结合本公开所描述的各种示例性的逻辑块、模块和电路。通用处理器可以是微处理器，或者，处理器也可以是任何常规的处理器、控制器、微控制器或者状态机。处理器也可以实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器与DSP内核的结合，或者任何其它此种结构。

本领域普通技术人员还应当理解，结合本申请的实施例描述的各种示例性的逻辑块、模块、电路和算法步骤可以实现成电子硬件、计算机软件或二者的组合。为了清楚地表示硬件和软件之间的这种可互换性，上文对各种示例性的部件、块、模块、电路和步骤均围绕其功能进行了一般性描述。至于这种功能是实现成硬件还是实现成软件，取决于特定的应用和施加在整个系统上的设计约束条件。本领域技术人员可以针对每种特定应用，以变通的方式实现所描述的功能，但是，这种实现决策不应解释为背离本实用新型的保护范围。

本公开的以上描述用于使本领域的任何普通技术人员能够实现或使用本实用新型。对于本领域普通技术人员来说，本公开的各种修改都是显而易见的，并且本文定义的一般性原理也可以在不脱离本实用新型的精神和保护范围的情况下应用于其它变形。因此，本实用新型并不限于本文所述的实例和设计，而是与本文公开的原理和新颖性特性的最广范围相一致。

Claims (7)

1.一种用于减小周期性信号中的抖动的装置，其特征在于，所述装置包括：

被配置为接收该周期性信号和该装置的输出信号的反馈，并计算该周期性信号的当前周期长度的估计值的鉴频器；

被配置为接收该周期性信号，并根据该周期性信号的前一周期的输入信号与所述装置的前一周期的输出信号来确定该输入信号的当前周期长度的调整因子的鉴相器；以及

被配置为根据该当前周期长度的估计值和该当前周期长度的调整因子来确定当前周期的输出信号的周期长度的调整器。

2.如权利要求1所述的装置，其中所述鉴频器还被配置为在所述装置的初始化阶段对该周期性信号的前N个周期的周期长度求平均，以得到该估计值的初始值，其中N是大于1的整数，并且N是取决于所述装置的设计精度要求而预先设定的。

3.如权利要求2所述的装置，其中所述N是512、1024、2048、4096中的一个。

4.如权利要求2所述的装置，其中所述鉴频器还被配置为在所述装置的初始化阶段之后，根据该周期性信号的输入信号的前一周期长度和该装置的输出信号的前一周期长度来递归计算当前周期长度的估计值。

5.如权利要求1所述的装置，其中所述鉴相器被配置为当该周期性信号的前一周期的输入信号超前于所述装置的前一周期的输出信号时，将所述当前周期的调整因子设置为一个负值，以及当该周期性信号的前一周期的输入信号滞后于所述装置的前一周期的输出信号时，将所述当前周期的调整因子设置为一个正值。

6.如权利要求5所述的装置，其中所述调整因子的幅度是取决于所述装置的设计精度要求而预先确定的。

7.如权利要求1所述的装置，其中所述周期性信号是用于发光二极管驱动器的垂直同步信号。

Images