CN202068399U - 一种雷达时钟变频器 - Google Patents
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Abstract
本实用新型公开了一种雷达时钟变频器，包括参考时钟、电源管理单元、微控制器和外部的环路滤波器以及内部的6通道输出时钟合成器，所述时钟合成器包括分频器、鉴相器、充电泵、内部压控振荡器以及多路分频器，所述微控制器通过串行控制接口与时钟合成器相连，参考时钟的输出端与时钟合成器中的分频器相连，分频器的输出端与鉴相器的输入端相连，鉴相器的输出端通过充电泵与环路滤波器相连，环路滤波器的输出端与内部压控振荡器相连，内部压控振荡器的一输出端通过分频器与鉴相器相连，另一输出端与多路分频器相连。该实用新型能提高雷达系统稳定性和抗干扰能力，提升系统性能，提高输出时钟的相位噪声指标，提升了雷达系统的灵活性。
Description
技术领域
本实用新型涉及一种雷达时钟变频器，属于变频器技术领域。
背景技术
目前，雷达时钟变频器为数字中频提供相位噪声低、频率精度高、频率可变的采样时钟，采样时钟的质量是影响数字中频性能及雷达系统定时精度的关键因素。现有雷达时钟变频器采用的技术方案主要有以下两种：
技术方案一，其功能框图如图1所示：该雷达时钟变频器采用集成锁相环芯片和外部压控振荡器实现时钟变频的功能，它由雷达系统或由晶体振荡器提供参考时钟，参考时钟进入集成锁相环芯片分频后得到鉴相时钟，压控振荡器输出的时钟经过分频后的时钟与鉴相时钟进行鉴相，其鉴相结果影响充电泵的输出电流，通过环路滤波器后形成压控振荡器的控制电压，这样一个闭环控制产生一个频率稳定度高的输出时钟。
技术方案一的缺点是：
1、采用外部压控振荡器，抗干扰能力差；
2、常规的压控振荡器只能输出单端信号，不能直接为高速ADC提供采样时钟；其中：ADC是数模转换器Analog-to-Digital Converter的英文缩写。
3、板载压控振荡器空间辐射较大，严重影响后端信号；
4、模块较多，稳定性差，调试难度较大；
5、常用压控振荡器带宽较小，不利于更改输出频率。
技术方案二，其功能框图如图2所示：雷达时钟变频器采用直接数字频率合成器完成时钟变频的功能，雷达系统或由晶体振荡器提供的参考时钟，基准处理单元将参考信号经过一系列处理后作为DDS系统时钟，用于系统的控制以及DDS内核的累加器。其中，DDS即直接数字式频率合成器Direct DigitalSynthesizer的英文缩写。DDS输出的数字信号经过DAC和低通滤波器后产生频率可变、稳定度高的输出时钟。
技术方案二的缺点是：
1、输出信号相位噪声指标差；
2、功耗较大，对电源要求高；
3、发热量大，稳定性差，需考虑时钟变频器的散热。
实用新型内容
本实用新型的目的是：针对现有技术的不足之处，提供一种雷达时钟变频器，能提高系统稳定性和抗干扰能力，提升系统性能，提高输出时钟的相位噪声指标，提高系统灵活性。
为了实现上述目的，本实用新型解决技术问题采用的技术方案是：提供一种雷达时钟变频器，包括参考时钟、电源管理单元、微控制器和外部的环路滤波器，还包括内部的6通道输出时钟合成器，所述时钟合成器包括分频器、鉴相器、充电泵、内部压控振荡器以及多路分频器，所述微控制器通过串行控制接口与时钟合成器相连，参考时钟的输出端与时钟合成器中的分频器相连，分频器的输出端与鉴相器的输入端相连，鉴相器的输出端通过充电泵与环路滤波器相连，环路滤波器的输出端与内部压控振荡器相连，内部压控振荡器的一输出端通过分频器与鉴相器相连，另一输出端与多路分频器相连。
作为一种优选方式，所述电源管理单元采用LT1763-5和LT1963-3.3的LDO器件。其中，LDO即为低压差线性稳压器Low Dropout Regulator的英文缩写。
作为优选，所述微控制器采用完成对时钟合成器内部模块的配置的C8051F236，其中，C8051F236为市场可购买的芯片型号。
与现有技术相比，该实用新型带来的有益效果为：该实用新型结构设计合理，直接使用多路可灵活配置、具有低相位噪声的输出作为雷达时钟变频器的输出，由于采用内部带有锁相环和压控振荡器的时钟合成器，有效降低了雷达时钟变频器的设计复杂度，能提高雷达系统稳定性和抗干扰能力，提升系统性能，提高输出时钟的相位噪声指标，提升了雷达系统的灵活性。
附图说明
图1为现有雷达时钟变频器的原理框图之一；
图2为现有雷达时钟变频器的原理框图之二；
图3为本实用新型雷达时钟变频器的结构图；
图4为本实用新型雷达时钟变频器中环路滤波器的电路模型；
图5本实用新型雷达时钟变频器中电源管理单元部分的连接图；
图6为本实用新型雷达时钟变频器中时钟合成器的配置流程示意图。
具体实施方式
本实用新型的上述技术方案及其优点，通过下述实施例结合附图进行说明。
如图3-6所示，雷达时钟变频器包括：参考时钟、电源管理单元、微控制器和外部的环路滤波器以及内部的6通道输出时钟合成器，所述时钟合成器包括分频器、鉴相器、充电泵、内部压控振荡器以及多路分频器，所述微控制器通过串行控制接口与时钟合成器相连，参考时钟的输出端与时钟合成器中的分频器相连，分频器的输出端与鉴相器的输入端相连，鉴相器的输出端通过充电泵与环路滤波器相连，环路滤波器的输出端与内部压控振荡器相连，内部压控振荡器的一输出端通过分频器与鉴相器相连，另一输出端与多路分频器相连。
微控制器输出信号通过串行控制接口与时钟合成器相连，参考时钟与时钟合成器中的分频器相连，参考时钟输入外部参考信号和VCO(VCO为压控振荡器voltage controlled oscillator的英文缩写)输出信号经过分频器分频后进入时钟合成器的鉴相器中做鉴相比较，鉴相结果输入充电泵，充电泵根据鉴相结果输出相应的充电电流到环路滤波器，不同的充电电流经过环路滤波器后产生不同的控制电压，从而产生不同的VCO输出信号，VCO输出信号经比较、调整后产生控制电压输入内部压控振荡器，内部压控振荡器输出的信号一路通过分频器进入鉴相器，另一路直接通过多路分频器实现多路输出，得到用户设定的时钟信号。其中：微控制器分别对时钟合成器内部的分频器、内部压控振荡器的控制极性、基准源的选择和输出分频器进行配置，微控制器采用C8051F236，完成对时钟合成器内部模块的配置，其中，C8051F236为市场可购买的芯片型号。
所述电源管理单元采用LT1763-5和LT1963-3.3的LDO器件，LT1763-5产生5V电源为时钟合成器的充电泵供电，LT1963-3.3产生3.3V电压为时钟合成器的控制部分、分频器和鉴相器以及振荡器供电。环路滤波器由3阶低通滤波器实现锁相环的环路滤波功能，PLL_CP为时钟合成器充电泵输出，PLL_LF为环路滤波器输出，直接提供给内部VCO作为控制电压，PLL_BYPASS为时钟合成器内部LDO的旁路信号。
其中，PLL为锁相环Phase Locked Loop的英文缩写。
具体来说，本实用新型的系统结构和工作原理如下：
本雷达时钟变频器由6通道输出时钟合成器完成雷达时钟变频的功能，微控制器组成的外围电路为6通道输出时钟合成器提供工作条件。在相参雷达中，参考时钟由雷达系统提供，非相参雷达中则可由晶体振荡器提供。时钟变频器的电源管理单元采用噪声低、响应速度快、静态电流小的LDO器件实现。外部环路滤波器则由3阶低通滤波器组成。微控制器分别对时钟合成器内部的分频器、压控振荡器的控制极性、基准源的选择和输出分频器进行配置。
所述时钟合成器工作原理如下：外部参考信号和VCO输出信号分别经过分频后做鉴相比较，充电泵输出信号经过环路滤波器后产生内部VCO的控制电压。充电泵根据鉴相结果输出相应充电电流，不同的充电电流经过环路滤波器后产生不同控制电压，从而产生不同的VCO输出信号，经过不断的比较、调整后形成一个平衡状态，VCO产生一个频率稳定的输出信号，该信号再输出分频器得到用户设定的时钟信号。内部压控振荡器可提供高达2.95GHz的LVPECL输出时钟，LVPECL为低电压正电源射极耦合逻辑low voltage positive ECL的的英文缩写。
用户可直接使用或分频后使用。产生的LVPECL信号可直接作为高速ADC的采样时钟。
其中：本实用新型中的6通道时钟合成器为AD9518-0，AD9518-0提供多路输出时钟分配功能，具有亚皮秒级抖动性能，并且片内集成锁相环PLL和电压控制振荡器VCO，片内VCO的调谐频率范围为2.55GHz至2.95GHz。AD9518-0具有出色的低抖动和相位噪声特性，可极大地提升数据转换器的性能，并且也有利于其它相位噪声和抖动要求严苛的应用。AD9518-0具有六路LVPECL输出。LVPECL输出的工作频率可达1.6GHz。每对输出均有分频器，其分频比和粗调延迟或相位均可以设置。LVPECL输出的分频范围为1GHz至32GHz。采用所述时钟合成器设计雷达时钟变频器有效地降低了设计复杂度，并大大提高了系统的灵活性和稳定性。
本实用新型中采用LT1763-5和LT1963-3.3完成电源管理单元，LT1763-5和LT1963-3.3都具有噪声低、响应速度快、静态电流小、负载能力强和支持低压降的优点。在本设计中，LT1763-5产生5V电源为时钟合成器的充电泵供电，LT1963-3.3产生3.3V电压，为时钟合成器的控制部分、分频器和鉴相器以及振荡器供电。采用LT1763-5的输出作为LT1963-3.3的输入电源，不直接用外部电源，该方案使LT1963-3.3压降小、从而静态电流小、发热量小、雷达时钟变频器的功耗变小，电源模型图如图4所示。
本实用新型中的环路滤波器由3阶低通滤波器组成，在环路中使用。环路滤波器是锁相环的重要组成部分，其设计决定锁相环的锁定速度。本实用新型中的环路滤波器电路连接如图5所示，PLL_CP为时钟合成器充电泵输出，PLL_LF为环路滤波器输出，直接提供给内部VCO作为控制电压，PLL_BYPASS为时钟合成器内部LDO的旁路信号。
在本实用新型中采用C8051F236作为微控制器，完成对时钟合成器内部模块的配置，本实用新型采用时钟合成器内部VCO，其配置流程如图6所示。具体配置过程为：上电，对时钟合成器进行复位，然后调整锁相环配置为正常工作状态即非待机状态，接下来依次进行以下流程：配置R分频器和N分频器、鉴相脉冲极性、复位VCO、初始化VCO、配置VCO分频器、配置VCO输出作为时钟源、配置VCO分频器和输出分频器、更新参数，然后再判断锁相环是否锁定，如果锁定则控制器进入待机状态，如果没有锁定再继续进入非待机状态。
应用本实用新型雷达时钟变频器能够实现的主要技术指标如下：
1、输出频率：13.28MHz≤Fout≤1.6GHz；
2、相位噪声：1MHz频偏处为≤-120dBc/Hz；
3、时钟抖动：≤544fs rms；
4、输出信号幅度：≤980mv。
因此，本实用新型所述雷达时钟变频器结构设计合理，直接使用多路分频器可灵活配置、具有低相位噪声的输出作为雷达时钟变频器的输出，采用内部带有锁相环和压控振荡器的时钟合成器，有效降低了雷达时钟变频器的设计复杂度，提高了输出时钟的相位噪声指标，进而提高了雷达系统的稳定性和抗干扰能力，并提升了雷达系统的灵活性。
如熟悉此技术的人员所了解的，以上所述本实用新型的较佳实施例仅用于帮助了解本实用新型的实施，本实用新型不限于上述实施方式，本领域普通技术人员所做出的对上述实施方式任何显而易见的改进或变更，都不会超出本实用新型的构思和所附权利要求的保护范围。
Claims (3)
1.一种雷达时钟变频器，包括参考时钟、电源管理单元、微控制器和外部的环路滤波器，其特征在于：还包括内部的6通道输出时钟合成器，所述时钟合成器包括分频器、鉴相器、充电泵、内部压控振荡器以及多路分频器，所述微控制器通过串行控制接口与时钟合成器相连，参考时钟的输出端与时钟合成器中的分频器相连，分频器的输出端与鉴相器的输入端相连，鉴相器的输出端通过充电泵与环路滤波器相连，环路滤波器的输出端与内部压控振荡器相连，内部压控振荡器的一输出端通过分频器与鉴相器相连，另一输出端与多路分频器相连。
2.根据权利要求1所述的一种雷达时钟变频器，其特征在于：所述电源管理单元采用低压差线性稳压器。
3.根据权利要求1所述的一种雷达时钟变频器，其特征在于：所述微控制器采用完成对时钟合成器内部模块的配置的C8051F236型芯片。
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