CN200965875Y - 半导体元件 - Google Patents

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Abstract

一种半导体元件。半导体元件具有一有源表面，该半导体元件包括至少一最大径长小于100微米的连结构件及至少一凸块。连结构件设置于有源表面上。凸块设于连结构件上，而以连结构件电性连结有源表面。凸块包括一柱体部及一顶部，柱体部设置于连结构件上，顶部设置于柱体部的顶端。柱体部具有平行于有源表面的一第一径长及一第二径长，第一径长大于1.2倍的第二径长。柱体部在一预设温度下，不会熔化。顶部由焊料所构成，在预设温度下会熔化。

Description

半导体元件
技术领域
本实用新型涉及一种半导体元件，且特别是涉及一种标准精准栅距(Fine-Pitch)的半导体元件。
背景技术
现代科技日新月异，各式电子产品不断推陈出新。随着电子产品的普遍应用于日常生活中，半导体元件需求量与日俱增。由于半导体元件走向轻薄化的设计，当半导体元件尺寸缩小时，I/O数不减反增，使得线路间距(Pitch)与线路宽度缩小化。为解决此一问题，目前业界发展出一种标准精准栅距(Fine Pitch)技术。
请同时参照图1～3。图1～2绘示一种传统的半导体元件900的侧面示意图，图3绘示图1及图2的半导体元件900的俯视图。半导体元件900为一种标准栅距的半导体元件。半导体元件900包括多个焊垫(pad)910及多个凸块(bump)920。如图1所示，焊垫910设置于半导体元件900的一有源表面900a上，并沿X轴的方向排列，且凸块920为圆柱状结构。在标准精准栅距技术中，焊垫910的间距G910已发展至50um，甚至35um以下。如图3的俯视角度所示，凸块920具有平行于有源表面900a的圆形截面。
圆柱状的凸块920直立式设置于焊垫910上。半导体元件900透过圆柱状凸块920，与一覆晶载板(一般使用PCB)的载板接触点(图上未示)作电连接后，并透过封胶等工艺形成一封装结构。藉此，电信号可透过凸块920相互传输于覆晶载板与半导体元件900之间。
然而，在半导体元件900组装于覆晶载板的过程中，搬移或是对位等动作均容易造成圆柱状的凸块920折弯(如图1最右边凸块及图2所示)。使得半导体元件无法良好地组装于覆晶载板，甚至形成短路现象，而影响封装结构的电性功能。
上述不良的半导体元件900难以返工修复，必须以报废处理。即使不良的半导体元件900可返工，亦必须花费昂贵的返工成本，相当地浪费。因此，目前在工艺上采用多道的不良品监测系统，以避免不良品流入下工艺，而造成更大的损失。然而，此举亦必须造成工艺管理费用的增加。
因此，如何解决上述难以克服的问题，实为目前研发的一重要方向。
实用新型内容
依据本实用新型实施例的一观点，在于提供一种半导体元件及其制造方法，其利用凸块的第一径长大于1.2倍的第二径长，或者凸块延伸的长度大于1.2倍的焊垫的宽度。使得半导体元件及其制造方法在标准精准栅距的间距限制下，仍可获得相当良好的结构强度。因此具有“增加结构强度”、“提高产品成品率”及“降低制造成本”等优点。
根据本实用新型实施例的另一观点，在于提出一种半导体元件。半导体元件具有一有源表面。半导体元件包括至少一最小径长小于100微米的焊垫及至少一凸块。连结构件设置于有源表面上。凸块设于连结构件上，而已连结构件电性连结有源表面。凸块包括一柱体部设置于连结构件上，及一顶部设置于柱体部的顶端。柱体部具有平行于有源表面的一第一径长及一第二径长。第一径长大于1.2倍的第二径长。且柱体部在一预设温度下，不会熔化。而顶部由焊料所构成，在预设温度下，会熔化。
根据本实用新型实施例的再一观点，提出一种半导体元件。半导体元件具有一有源表面。半导体元件包括至少一最小径长小于100微米的焊垫及至少一凸块。焊垫设置于有源表面上。凸块设于焊垫上。凸块包括一柱体部设置于焊垫上，及一由焊料构成的顶部，设置于柱体部的顶端。凸块至少自焊垫朝一方向延伸。延伸的方向平行于有源表面，且凸块延伸的方向的长度大于1.2倍的凸块的实质的宽度。
根据本实用新型实施例的又一观点，在于提出一种半导体元件的制造方法。半导体元件包括一焊垫，焊垫设置于半导体元件的一有源表面上。半导体元件的制造方法至少包括以下步骤：(a)沉积一第一金属材料层于焊垫及部分的有源表面的上方。而第一金属材料层具有平行于有源表面的一第一径长及一第二径长，第一径长大于1.2倍的第二径长，且第一金属材料层在一预设温度，并不会熔化。(b)形成一第二金属材料层于第一金属材料层的上方，且第二金属材料层在预设温度下会熔化，同时第一金属材料层及第二金属材料层构成一凸块的材料层。
为让上述本实用新型通过实施例可揭示的可能优点，以及本实用新型其它优点能更清晰，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1～2绘示一种传统的半导体元件的侧面示意图；
图3绘示图1及图2的半导体元件的俯视图；
图4～5绘示依照本实用新型第一实施例的半导体元件的侧面示意图；
图6绘示图4～5的半导体元件的俯视图；
图7绘示依照本实用新型实施例的半导体元件的制造方法流程图；
图8绘示依照本实用新型实施例的半导体元件的细部制造方法流程图；
图9A～9F绘示凸块及应用其的半导体元件制造方法的各步骤示意图；
图10绘示图9C裸芯片及感光材料层的俯视图；
图11绘示依照本实用新型第二实施例的半导体元件的凸块的配置图；以及
图12绘示依照本实用新型第三实施例的半导体元件的凸块的配置图。
简单符号说明
100、200、300、900：半导体元件
100a、200a、300a、900a：有源表面
110、910：焊垫
120、220、320：凸块
121：柱体部
122：顶部
130：凸块下金属层
140：感光材料层
140a：开口
151：第一金属材料层
152：第二金属材料层
160：裸芯片
920：凸块
C1、C2：方向
C31：第一方向
C32：第二方向
C33：第三方向
D110：宽度
D121：第一径长
D122：第二径长
D31：第一距离
D32：第二距离
G110、G120、G220、G910：间距
H120：高度
L110：直线
具体实施方式
第一实施例
请同时参照图4～6。图4～5绘示依照本实用新型第一实施例的半导体元件100的侧面示意图，图6绘示图4～5的半导体元件100的俯视图。如图4所示，半导体元件100具有一有源表面100a。半导体元件100包括至少一焊垫110及至少一凸块120。焊垫110设置于有源表面100a上，为一连结构件，用以电性连结有源表面100a与凸块120。凸块120直立式设置于焊垫110上。如图6所示，凸块具有平行于有源表面100a的一第一径长(Dimension)D121及一第二径长D122(第一径长D121绘示于图5及图6中，第二径长D122绘示于图4及图6中)。第一径长D121大于1.2倍的第二径长D122。因为在本实施中，强调在元件小型化的结构强度，因此凸块120较短的径长(亦即本实施例的第二径长)宜小于100微米(Microns)。而优选的焊垫110，其最小径长，应小于该凸块120的最小径长，以小于100微米(Microns)为佳，而以小于80微米(Microns)更佳。同时，焊垫110的剖面以对中心实质对称为佳，例如圆形、正方形或是菱形，而非长方形或椭圆形，但是不以此为限。
在本实施例中，第一径长D121垂直于第二径长D122，且第一径长D121为凸块120平行于有源表面100a的最大径长，第二径长D122为凸块120平行于有源表面100a的最小径长。如图6所示，凸块120的平行于有源表面100a的截面以一字形结构优选，但不以此为限。一般而言，一字型凸块120的结构强度较大于圆柱型凸块的结构强度。
另外，如图6所示，亦可说是凸块120的一端至少自焊垫110朝一方向C1(相当于图式之Y轴正方向)延伸。此延伸的方向C1平行于有源表面100a，且凸块120延伸的方向C1的长度D121(在本实施例中，凸块120延伸的方向C1的长度D121相当于延伸凸块120的最大径长D121)大于1.2倍的焊垫110的宽度D110。也就是说，凸块120不仅覆盖焊垫110的区域，更朝方向C1延伸。
此外，凸块120仅以边缘处覆盖焊垫110，其余之处覆盖有源表面100a。并且凸块120与有源表面100a接触的面积大于1.2倍的焊垫110的面积。因此，在半导体元件100朝向微小化设计的趋势下，即使焊垫110尺寸缩小且焊垫110的间距缩小，凸块120仍可维持一定的结构强度。
再者，如图5所示，若以焊垫110的宽度D110与凸块120的高度H120作比较，凸块120的高度H120优选者，为大于焊垫110的宽度D110。传统的凸块920仅覆盖焊垫910的区域(凸块920及焊垫910绘示于图1中)，使得凸块920显得相当细长，相当容易倾倒或折弯。本实用新型的凸块120不仅覆盖焊垫110，更自焊垫110朝方向C1延伸而更覆盖部分的有源表面110a，使得凸块120的结构稳固，不容易倾倒或折弯。
请再参照图5，凸块120包括一柱体部121及一顶部122。柱体部121的底端设置于焊垫110上，顶部122，设置于柱体部121的顶端。其中柱体部121在一预设温度下不会熔化，且其材料可选自于于铜(Cu)、金(Au)、镍(Ni)及其组合所组成的群组。而在本实施例中，以选择铜为材料优选。而顶部122，在前述预设温度下会熔化、再熔流(reflow)，可选焊料(Solder)构成，其材料可选自于由锡(Sn)、铅(Pb)及其组合所组成的群组。以下以图7说明凸块120的柱体部121及顶部122的制造方法。
请同时参照图7及图9A～9F，图7绘示依照本实用新型实施例的半导体元件的制造方法流程图，图9A～9F绘示凸块及应用其的半导体元件制造方法的各步骤示意图。本实用新型的凸块及应用其的半导体元件的制造方法至少包括以下两个步骤：
首先，在步骤S701中，如图9A～9D所示。沉积一第一金属材料层151于焊垫110及部分的有源表面100a上。其中第一金属材料层151具有平行于有源表面100a的一第一径长D121及一第二径长D122，第一径长D121大于1.2倍的第二径长D122(第一金属材料层151的第二径长D122相当于图5的第二径长D122)。第一金属材料层151的材料选自于铜、金、镍及其合金。也就是说，第一金属材料层151的选用材料与欲形成的柱体部121相同，以形成上述的柱体部121。沉积第一金属材料层151的方法可选用电镀、蒸镀或溅射等工艺。
接着，在步骤S702中，如图9E～9F所示。形成一第二金属材料层152于第一金属材料层151的上方，以使第一金属材料层151及第二金属材料层152形成凸块120。第二金属材料层152的材料选自于锡、铅及其合金。也就是说，第二金属材料层152的选用材料与欲形成的顶部122相同，以形成上述的顶部122，而其主要由焊料所构成。填充第二金属材料层152的方式可选用溅射、蒸镀、电镀或印刷等半导体工艺方式。
以下更以数道半导体工艺详细地说明本实施例的半导体元件100的制造方法。请同时参照图8及图9A～9F，图8绘示依照本实用新型实施例的半导体元件100的细部制造方法流程图。
首先，在图8的步骤S801中，如图9A所示。提供一裸芯片160。裸芯片160包括焊垫110。焊垫110设置于裸芯片160的一有源表面100a上。在半导体工艺中，裸芯片160由一晶片切割而成。一般而言，以晶片为制造单位，待凸块120完成后，再切割为多个半导体元件100。
接着，在图8的步骤S802中，如图9B所示。在惰性气体环境下，形成一凸块下金属层(Under Bump metallurgy，UBM)130于焊垫110以及整个有源表面100a上。一反应机器先将其反应腔抽真空至1×10-7torr～1×10-8torr。反应腔的真空气压可依据实际工艺需作适当调整。在本实施例中，优选地，反应机器系将反应腔抽真空至5×10-7torr～1×10-8torr。然后，再注入氩气(Argon)于反应腔中，直到反应腔的气压达到2×10-6～10×10-6torr为止，并在此惰性气体环境内进行溅射或蒸镀。
其中，在步骤S802中，以钛(Ti)、铜(Cu)、钨(W)、镍(Ni)钯(Pd)或金(Au)为靶材溅射或蒸镀钛-铜(Ti-Cu)堆栈结构、钛-钨-铜(Ti-W-Cu)堆栈结构、钛-镍(Ti-Ni)堆栈结构或钛-钯-金(Ti-Pd-Au)堆栈结构而形成凸块下金属层130。凸块下金属层130以黏着层、阻障层或湿润层所组成，其所选择的材料依据产品设计而定。
接着，图8的步骤S803中，如图9C所示。形成一感光材料层140于凸块下金属层130及有源表面100a上。并图案化感光材料层140，以形成至少一开口140a。开口140a暴露凸块下金属层130及部分的有源表面100a。
请参照图10，其绘示图9C的裸芯片160及感光材料层140的俯视图。其中，在步骤S803中，开口140a具有平行有源表面100a的一第一内径D141及一第二内径D142，第一内径D141大于1.2倍的第二内径D142。也就是说，开口140a平行于有源表面100a的截面呈一字形结构。焊垫110及凸块下金属层130位于开口140a的边缘处(焊垫110覆盖于凸块下金属层130下，在图10中，以虚线表示)。且开口140a的面积，优选大于1.2倍的焊垫110的面积，并自焊垫110朝方向C1延伸，开口140a延伸的方向C1的长度D141大于1.2倍的焊垫110的宽度D110(开口140a延伸的长度D141相当于开口140a的第一内径D141)。
接着，在图8的步骤S804中，如图9D所示。将裸芯片160放入含有第一金属离子的溶液中，以电镀第一金属材料层151于开口140a。其中第一金属材料层151接触凸块下金属层130。在本实施例中，溶液含有铜离子(Cu)、硫酸(H2SO4)及氯离子(Chloride)，以形成具有铜材料的第一金属层151。
其中，在步骤S504中，铜离子的浓度为10～40克/升(Gram/Liter)之间，硫酸的浓度为120～300克/升之间，氯离子的浓度为30～70ppm之间。上述的溶液组成成分及其浓度可以依据机器参数及欲形成的第一金属材料层151的材料，作适当地调整与控制。在本实施例中，优选地，将操作温度设定于20～30℃之间，且铜离子的浓度控制于20～35克/升之间，硫酸的浓度控制于150～250克/升之间，氯离子的浓度控制于35～60ppm之间。
由于开口140a的面积大于1.2倍的焊垫110的面积，因此当第一金属材料层151形成于开口140a内时，第一金属材料层151覆盖有源表面100a的面积大于1.2倍的焊垫100覆盖该有源表面的面积。优选者，第一金属材料层151接触有源表面100a的面积大于1.2倍的焊垫100覆盖有源表面的面积。
然后，在图8的步骤S805中，如图9E～9F所示。填充第二金属材料层152于部分的开口140a，第二金属材料层152接触第一金属材料层151。接着，再回焊第二金属材料层152，以使第一金属材料层151及第二金属材料层152形成凸块120，如图9F所示。其中，填充第二金属材料层152的方式包括溅射、蒸镀、电镀或印刷等等。
接着，如图9F所示，除去上述的感光材料层140，再蚀去未被凸块120遮蔽的凸块下金属层(UBM)130。其中，除去感光材料层140的步骤可在回焊第二金属材料层152之前或之后，工艺程序可以实际需求而设计。在本实施例中，以先回焊第二金属材料层152，再除去感光材料层140为例作说明。藉此，即完成凸块120。
请参照图6，半导体元件100包括多个焊垫110及多个凸块120。各个凸块120对应于各个焊垫110，且这些凸块120自这些焊垫110延伸的方向C1实质上相互平行。
其中，这些焊垫110沿一直线L110排列，这些凸块120自这些焊垫110朝同一方向C1延伸。这些凸块的120间距G120仍维持近似于焊垫110之间的间距G110，并无大幅缩小的情况。因此，这些凸块120在不缩小间距G120的情况下，透过实施例所揭示的结构设计及其制造方法，可获得优选的结构强度。
而与凸块120对应的覆晶载板上，可设有多个载板电路(Trace)接触点(图上未示)与凸块120作电性连结。而覆晶载板上的载板接触点的排列方式，与凸块相比，可设为向外展开的方式，例如，可设为扇形排列(Fan-Out)，且该等覆晶载板上的载板接触点间距离，大于该等有源表面上的焊垫110间的距离。亦即，在现有技术中，有源表面上的焊垫的排列为一直线，而覆晶载板上的这些载板接触点，则在该直线正上方，构成另一条直线。而在本实施例中，覆晶载板上的载板接触点，则因凸块120形状延伸，再与覆晶载板上的载板接触点接触，构成电连接，故覆晶载板上的载板接触点，可不必在正上方构成一直线，而可在斜上方排列成一直线，或者排列成非直线。
因为凸块120延伸的形状，可直接取代以传统以延展焊垫(pad)长度，再使非延伸型凸块接触覆晶载板上的载板接触点的方式。再加上载板接触点排列方式，例如，可设为扇形排列(Fan-Out)，可使载板接触点之间距离再加大，而可便于利用对线宽要求较低的工艺加工或制造，例如，优选者，载板接触点间的距离，大于30微米(Microns)的结构工艺，但是本实用新型并不以此为限。
第二实施例
本实施例的半导体元件200及其制造方法与第一实施例的半导体元件100及其制造方法不同处在于凸块220的配置位置，其余相同之处并不再赘述。请参照图11，其绘示依照本实用新型第二实施例的半导体元件200的凸块220的配置图。在本实施例中，半导体元件200包括多个焊垫110及多个凸块220。各个凸块220对应于各个焊垫110，且这些凸块220自这些焊垫110延伸的方向C1、C2实质上相互平行。其中这些焊垫110沿着一直线L110排列，这些凸块220自这些焊垫110交错地朝相反的方向C1、C2延伸，而形成一扇形(Fan-Out)排列方式。
藉此，朝同一方向C1延伸的凸块220之间，具有一较大的间距G220。同理朝同一方向C2延伸的凸块220之间，具有一较大的间距G220。此间距G220相当于两倍以上的焊垫110的间距G110。因此，半导体元件200在组装过程中，更容易使凸块220与覆晶载板电连接。而不会发生误触相邻的凸块220的短路现象。
同第一实施例，与凸块220对应的覆晶载板上，可设有多个载板电路(Trace)接触点(图上未示)与凸块220的顶部(焊料solder)作电性连结。而覆晶载板上的载板接触点的排列方式，与凸块相比，可设为向外展开的方式，例如，可设为扇形排列(Fan-Out)，且该等覆晶载板上的载板接触点间的距离，大于该等有源表面上焊垫110间的距离。亦即，在现有技术中，有源表面上焊垫的排列为一直线，而凸块对应的覆晶载板上的这些载板接触点，则在该直线正上方，构成另一条直线。而在本实施例中，覆晶载板上的载板接触点，则因凸块220延伸的形状，再与覆晶载板上的载板接触点接触，构成电连接，故覆晶载板上的载板接触点，可不必在焊垫正上方构成一直线，而可在斜上方排列成一直线，或者排列成非直线。
因为凸块220延伸的形状，可直接取代以传统以延展焊垫(pad)长度，再使非延伸型凸块接触覆晶载板上的载板接触点的方式。再加上载板接触点着排列方式，例如，可设为扇形排列(Fan-Out)，可使载板接触点之间距离再加大，而可便于利用对线宽要求较低的工艺加工或制造。
第三实施例
本实施例的半导体元件300及其制造方法与第二实施例的半导体元件200及其制造方法不同处在于凸块320的结构设计，其余相同之处并不再赘述。请参照图12，其绘示依照本实用新型第三实施例的半导体元件300的凸块320的配置图。在本实施例中，半导体元件300的凸块320具有平行于有源表面300a的一截面，截面实质上为T字型结构。
如图12所示，实质上T字型结构的凸块320自焊垫110朝一第一方向C31延伸一第一距离D31后，分别朝一第二方向C32及一第三方向C33延伸一第二距离D32。此第一距离D31大于1.2倍的焊垫110的宽度D110。
根据以上实施例，虽然上述实施例的凸块的截面以一字形结构或T字型结构为例作说明。然凸块的截面亦可以是椭圆形结构或长方形结构。只要是凸块的实质第一径长大于1.2倍的实质第二径长，例如，在T字型结构中，T的二笔划可能一样长，但是其中被中分的笔划长度，因该部份的径长占整体比例较低，并非实质径长，实质径长可谓是平均的宽度；或者，凸块延伸的长度大于1.2倍的焊垫的宽度；再且，凸块并不需要完全覆盖焊垫，只要覆盖部份焊垫即可，惟此等改变，均不脱离本实用新型所属技术领域。
再者，虽然上述实施例的凸块以边缘处覆盖焊垫。然凸块亦可以中央处覆盖焊垫，只要凸块覆盖有源表面的面积大于1.2倍的焊垫的面积，均不脱离本实用新型所属技术范围。同理，在凸块及应用其的半导体元件的制造过程中，焊垫亦可位于开口的中央处。
本实用新型上述实施例所揭露的半导体元件及其制造方法是利用凸块的第一径长大于1.2倍的第二径长，或者凸块延伸的宽度大于1.2倍的焊垫的宽度。使得半导体元件及其制造方法在标准精准栅距的限制下，仍可获得相当良好的结构强度。因此由本实用新型上述实施例所示的半导体元件及其制造方法至少具有下列优点：
第一、“增加结构强度”：半导体元件的凸块结构强度大幅提升，因此可避免凸块折弯甚至短路的现象。
第二、“提高产品成品率”：如上所述，凸块的结构强度大幅增加后。使得半导体元件不论在组装或移动过程中，均不易发生不良现象，进而提高产品成品率。
第三、“降低制造成本”：藉此，在制造过程中，不再需要投入大量人力及物力进行检测或返工，并且大幅减少不良品报废的数量。使得制造成本大幅降低。
综上所述，虽然本实用新型以优选实施例揭露如上，然而其并非用以限定本实用新型，本领域的技术人员在不脱离本实用新型的精神和范围内，可作些许的更动与润饰，因此本实用新型的保护范围应当以后附的权利要求所界定者为准。

Claims (13)

1.一种半导体元件，其特征在于，具有有源表面，该半导体元件包括：
至少一最小径长小于100微米的连结构件，设置于该有源表面上；
至少一凸块，设于该连结构件上，而以该连结构件电性连结该有源表面，而该凸块包括柱体部设置于该连结构件上，以及顶部设置于该柱体部的顶端，该柱体部具有平行于该有源表面的第一径长及第二径长，该第一径长大于1.2倍的该第二径长，且该柱体部在预设温度下，不会熔化，而该顶部系由焊料所构成，在该预设温度下，会熔化。
2.如权利要求1所述的半导体元件，其特征在于，该凸块具有平行于该有源表面的截面，该截面为“一”字形结构、椭圆形结构、长方形结构或T字型结构。
3.如权利要求1所述的半导体元件，其特征在于，该凸块覆盖该连结构件，且该凸块与覆盖该有源表面的面积大于1.2倍的该连结构件的面积，而该连结构件的最小径长小于80微米。
4.如权利要求1所述的半导体元件，其特征在于，该柱体部的材料选自于由铜、金、镍及其组合所组成的群组，且该顶部的材料选自于由锡、铅及其组合所组成的群组。
5.一种半导体元件，其特征在于，具有有源表面，该半导体元件包括：
至少一最小径长小于100微米的焊垫，设置于该有源表面上；以及
至少一凸块，设于该焊垫上，且该凸块包括一柱体部设置于该焊垫上，以及由焊料构成的顶部，设置于该柱体部的顶端，该凸块至少自焊垫朝一方向延伸，该延伸的方向平行于该有源表面，且该凸块延伸的方向的长度大于1.2倍的该凸块的实质宽度。
6.如权利要求5所述的半导体元件，其特征在于，该凸块覆盖该焊垫，且该凸块覆盖该有源表面的面积大于1.2倍的该焊垫覆盖该有源表面的面积。
7.如权利要求5所述的半导体元件，其特征在于，该半导体元件包括多个设于该有源表面上的焊垫，以及多个凸块，各该凸块对应于各该等焊垫。
8.如权利要求7所述的半导体元件，其特征在于，该些焊垫沿一直线排列，该些凸块自该些焊垫延伸的方向实质上相互平行，且该些凸块自该些焊垫朝同一方向延伸。
9.如权利要求8所述的半导体元件，其特征在于，该些焊垫沿着一直线排列，该些凸块自该些焊垫交错地朝相反的方向延伸。
10.如权利要求7所述的半导体元件，其特征在于，该些凸块对应的覆晶载板上，设有多个载板接触点，该些载板接触点与该顶部连接，且该些载板接触点，设在该有源表面的该些连结构件非正上方处。
11.如权利要求7所述的半导体元件，其特征在于，该些凸块对应的覆晶载板上，设有多个载板接触点，该些载板接触点与该顶部连接，而该些载板接触点在该有源表面的该些焊垫斜上方构成一直线。
12.如权利要求7所述的半导体元件，其特征在于，该些凸块对应的覆晶载板上，设有多个载板接触点，该些载板接触点与该顶部连接，且该些载板接触点之间的距离，大于该有源表面上的该些焊垫之间的距离。
13.如权利要求5所述的半导体元件，其特征在于，该焊垫的最小径长小于80微米。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207608B2 (en) 2006-10-14 2012-06-26 Advanpack Solutions Pte Ltd. Interconnections for fine pitch semiconductor devices and manufacturing method thereof
CN106206520A (zh) * 2010-05-18 2016-12-07 台湾积体电路制造股份有限公司 集成电路元件、其形成方法及封装组件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207608B2 (en) 2006-10-14 2012-06-26 Advanpack Solutions Pte Ltd. Interconnections for fine pitch semiconductor devices and manufacturing method thereof
US8846519B2 (en) 2006-10-14 2014-09-30 Advanpack Solutions Pte Ltd. Interconnections for fine pitch semiconductor devices and manufacturing method thereof
US9362206B2 (en) 2006-10-14 2016-06-07 Advanpack Solutions Pte Ltd. Chip and manufacturing method thereof
CN106206520A (zh) * 2010-05-18 2016-12-07 台湾积体电路制造股份有限公司 集成电路元件、其形成方法及封装组件
US10163837B2 (en) 2010-05-18 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure

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