CN1975926B - 静态随机存取存储器和静态随机存取存储器电压控制方法 - Google Patents

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Abstract

提供了一种静态随机存取存储器(“SRAM”)，其包括被排列在阵列中的多个静态随机存取存储器单元。该阵列包括多行和多列。所述静态随机存取存储器包括与所述阵列的所述多列中的各列相对应的多个电压控制。所述多个电压控制电路的每一个耦接到电源的输出，每个电压控制电路具有这样的功能，该功能用来暂时减小提供给属于静态随机存取存储器的列中被选中的列的多个静态随机存取存储器单元的电源输入的电压。在将比特写入属于被选中的列的静态随机存取存储器单元之一的写入操作期间，选择被选中的列，并且减小对于该列的电源电压。

Description

静态随机存取存储器和静态随机存取存储器电压控制方法
技术领域
本发明涉及静态随机存取存储器(“SRAM”)，特别涉及具有用于改变向其提供的电压电平的电路的静态随机存取存储器。此外，本发明的多个方面涉及操作静态随机存取存储器的方法，在所述静态随机存取存储器中，改变提供给静态随机存取存储器的电压电平。
背景技术
静态随机存取存储器唯一地适合于它们在处理器和用于存储数据的其它设备中起到的功能，其中期望对于所述数据的快速(低周期(cycle)时间)和迅捷(ready)(低等待时间)的存取。处理器中的某些类型的存储器几乎一直是用诸如高速缓冲存储器、控制存储器、缓冲存储器、包括输入输出接口的指令流水线和数据流水线、以及用于直接存储器存取(“DMA”)接口的缓冲器之类的静态随机存取存储器来实现。此外，用于通信接口的某些存储器(例如网络适配器缓冲器等)也为了速度和低等待时间而使用静态随机存取存储器。由于常常将静态随机存取存储器并入在实现其它功能所在的芯片(例如处理器(也被不同地称为微处理器和中央处理单元(“CPU”)))，因此它们必须在与处理器所必须忍受的操作条件同样困难的操作条件下运行。具体地说，静态随机存取存储器必须在与处理器同样宽的操作温度范围内运行，并且必须能够忍受与处理器同样程度的电源电压波动(例如噪声干扰)。此外，被包含在具有其它功能的芯片中的一个或多个静态随机存取存储器的尺寸越来越大。即使对于被包含在诸如处理器的其它芯片中的静态随机存取存储器，静态随机存取存储器存储数千万比特也并不罕见。此外，为了满足对于特定应用集成电路(“ASIC”)的日益增长的需求，理想的是提供能够被包含在多功能芯片中的具有大容量的静态随机存取存储器宏(macro)(“宏”是功能模块)，尽管将其中使用的晶体管的和电压按比例调整(scale)到空前小的尺寸和值。
将静态随机存取存储器中的存储单元或“静态随机存取存储器单元”排列在静态随机存取存储器单元的阵列或“静态随机存取存储器阵列”中。字线(“WL”)沿着跨过静态随机存取存储器阵列的行的方向延伸。位线沿着跨过静态随机存取存储器阵列的列的方向延伸。典型地，一条字线WL连接到静态随机存取存储器阵列中一行单元的每个单元。典型地，承载互补信号的两条位线连接到静态随机存取存储器阵列中一列单元中的每个单元，并且一条字线承载表示位信号的实际状态的“真实”信号，而另一条位线承载表示位信号的反相形式的“互补”信号。
当静态随机存取存储器阵列中每个单元的尺寸随着新一代的静态随机存取存储器减小时，在每个单元中使用的场效应晶体管(“FET”)的阈值电压面对增大的可变性。此外，向静态随机存取存储器阵列提供电力所用的电压电平随着新一代静态随机存取存储器的引入而减小或“按比例调整”。
静态随机存取存储器单元的FET的阈值电压的增大的可变性和减小的电源电压电平使得更难以确保在静态随机存取存储器操作期间保持某些错误容限。这种错误容限对静态随机存取存储器保持存储在其中的数据的完整性的能力具有直接影响。显然，要求在静态随机存取存储器操作期间出现极少量的这种错误。常常根据“sigma”的数目来测量最多可容忍的错误或者这种错误的上限，sigma代表表示这种错误的出现的分布曲线中的标准偏差。如当前制造的那样，静态随机存取存储器每个静态随机存取存储器阵列可以具有数百万个单元，上限通常被设置为每个静态随机存取存储器阵列一个或两个错误。换言之，例如，最大可容忍的错误率被设置为例如每十亿份一份(part)或两份的水平。这转换为大约5.2sigma。
需要在静态随机存取存储器中保持的错误容限包括存取扰动(disturb)容限(“ADM”)和写入容限(“WRM”)。当静态随机存取存储器单元被部分选中时，存储在静态随机存取存储器单元中的比特的状态更加有可能经历自发反转。存取扰动容限(ADM)是当在读取或写入操作期间存取静态随机存取存储器的单元时，存储在静态随机存取存储器阵列的被部分选中的单元中的比特的状态将从一个状态自发改变为另一状态(例如从“高”翻转为“低”状态)的可能性的量度。当连接到未被选中的静态随机存取存储器单元的字线被激活时，该单元被“半”选中。换言之，当存取连接到相同字线的另一单元以进行读取或写入操作时，单元被半选中。在存取静态随机存取存储器中的单元期间，这种被“半”选中的单元更易于受到干扰，因为在这种存取期间，当这种单元没有被存取时，它们常常受到潜在干扰的影响。
另一个必须满足的错误容限是在给定提供给静态随机存取存储器单元的位线信号的强度以及被分配用来将位的状态写入静态随机存取存储器单元的时间的情况下将位的状态写入静态随机存取存储器单元的能力。这里，重要的是静态随机存取存储器单元具有足够的驱动电流以便在向其提供的位线信号的影响下从一个稳定状态改变为另一状态。如果未能利用提供给静态随机存取存储器单元的比特写入该静态随机存取存储器单元，则数据完整性受到影响。WRM与这一类型的错误的出现有关。这里，同样，重要的是将这一类型的错误减少到极少的量。与ADM相似，通常根据与错误出现分布的中心的标准偏差或“sigma”来测量WRM。如在上面的情况中那样，WRM应当优选地被保持在高sigma数字上，即优选地被保持在大约5.2或更大的sigma值上。
按比例调整提供给每个后续的一代静态随机存取存储器的静态随机存取存储器阵列的每个静态随机存取存储器单元的一个或多个电压仅仅增大了获得所希望的ADM和所希望的WRM的难度。尽管电压被按比例调整，已经提出了各种方法以便提供高ADM。增大每个n型FET(“NFET”)和p型FET或(“PFET”)的阈值电压有助于提高ADM。然而，这种方法有可能使WRM变差。在静态随机存取存储器中，在每个静态随机存取存储器单元中可用的驱动电流量已经由于按比例调整电压而受到限制。结果，升高N型场效应晶体管和P型场效应晶体管的阈值电压使得N型场效应晶体管更弱并且P型场效应晶体管更强。尽管静态随机存取存储器单元在这样的状态下变得更稳定，但是写入每个静态随机存取存储器单元变得比以前更难。
此外，无论升高N型场效应晶体管的阈值电压还是降低P型场效应晶体管的阈值电压，ADM和WRM往往不同地响应温度。例如，当首先导通包含静态随机存取存储器的芯片时或者当该芯片以较低的频率运行时，ADM的sigma值往往在较低的温度下较高。另一方面，ADM的sigma值随着升高的温度而变得更低。另一方面，WRM的sigma值可能在较低的温度下较低，并且WRM的signal值可以随着升高的温度而变得更高。随着在未来一代的静态随机存取存储器中进一步按比例缩小晶体管的尺寸，在操作所要求静态随机存取存储器(和包含它们的处理器)的温度范围上获得关于ADM和WRM二者的理想sigma值变得更加困难。
提供用于具有P型场效应晶体管传输门(passgate)的静态随机存取存储器单元的写入方案是在被共同转让给Wong的美国专利第6549453号(“‘453专利”)中占主要位置的一个目标。在该‘453专利中描述的一个方案中，在对存储器单元的数据写入操作期间，将提供给存储器单元的电压从一个电平调整为另一电平。提供电路，通过该电路，在数据写入操作期间，提供给存储器单元的上拉器件的电源电压“下浮”到较低的电平。此外，在其中描述的一个或多个其它方案中，将存储器单元的下拉器件与地断开，并且允许其“上浮”到高于地的电压电平。
根据上面的讨论，清楚的是：尽管进一步按比例调整在静态随机存取存储器单元中使用的晶体管和电压，但是仍然需要新的方式来在静态随机存取存储器中保持高WRM和ADM。
发明内容
根据在此描述的本发明的实施例，通过降低提供给静态随机存取存储器单元的列的电源电压以便降低那些单元的稳定性、从而使它们更易于写入不同的状态，来提高静态随机存取存储器中的写入容限。优选地，在这里，以被称为“薄单元布局”的布局模式来实现本发明的实施例，在所述“薄单元布局”中，由承载电源电压的单独导线来为静态随机存取存储器单元的每一列服务。在薄单元布局中，电源导线沿着静态随机存取存储器单元的列的中间延伸。在这种情况下，将电源导线放置在静态随机存取存储器单元的列的中间允许在使得对静态随机存取存储器的相邻列中的单元的影响最小的同时降低对于各列的电源电压。具体地说，将电源导线放置在列的中间减少了由于提供给各列的电压电平的改变而导致的噪声与相邻列的单元的耦合、或者使该耦合最小。
在此描述的本发明的实施例提高了写入容限，而不降低被激活的字线半选中的单元的稳定性。因此，避免使这种被半选中的(被字线选中的)单元易受存取干扰的影响。
此外，在下面描述的一个或多个实施例中，使用N型场效应晶体管来将电源电压从标称(nominal)电平Vdd有效下拉到降低的电平Vdda，即在某些实例中可以使得比仅允许电源电压电平下浮到某个电平更快地发生的过程。此外，优选地控制定时，使得减小电源电压，并且写入值在激活字线之前出现在位线上。以这一方式，最大程度地使用字线的工作周期(duty cycle)的有限持续时间。这些内容使得有可能在保持或增大sigma值的同时进一步按比例调整静态随机存取存储器单元。通过ADM和WRM的更高的sigma值，可以在不增大将发生错误的可能性的情况下适应高速缓存和缓冲器的更大尺寸。
根据本发明的一个或多个实施例，提供了一种静态随机存取存储器，其包括作为其中的单元的传输门的N型场效应晶体管。对于用来制造N型场效应晶体管和P型场效应晶体管的相同尺寸和相似工艺，N型场效应晶体管产生比P型场效应晶体管更高的导通电流。这是由于与作为在P型场效应晶体管中占优势的载流子的空穴的迁移率相比、作为在N型场效应晶体管中占优势的载流子的电子的迁移率更高而发生的。因此，当N型场效应晶体管和P型场效应晶体管的尺寸以及它们的制造工艺基本相同时，与P型场效应晶体管传输门相比，N型场效应晶体管传输门允许更快地写入静态随机存取存储器单元。因此，对于相同的静态随机存取存储器单元尺寸和相同的ADM值，与使用P型场效应晶体管传输门时相比，使用N型场效应晶体管传输门通常获得更高的WRM值。反之，对于相同的WRM值和ADM值，与使用P型场效应晶体管传输门所能实现的静态随机存取存储器单元尺寸相比，使用N型场效应晶体管传输门可以获得更小的静态随机存取存储器单元尺寸。
静态随机存取存储器(“SRAM”)包括排列在阵列中的多个静态随机存取存储器单元，该阵列包括多行和多列。静态随机存取存储器还包括多条位线，其中至少两条位线对应于所述阵列的多列的每一列。
在一个实施例中，静态随机存取存储器(“SRAM”)包括排列在阵列中的多个静态随机存取存储器单元，该阵列包括多行和多列。多个电压控制电路对应于所述阵列的多列中的各列，所述多个电压控制电路中的每一个耦接到电源的输出。每个电压控制电路具有暂时减小提供给属于静态随机存取存储器的被选中的列的多个静态随机存取存储器单元的电源电压的功能。在写入操作期间选择这样的列，在所述写入操作中，将比特写入属于被选中的列的所述多个静态随机存取存储器单元之一。
在本发明的一个实施例中，电压控制电路包括第一p型场效应晶体管(“P型场效应晶体管”)和第二P型场效应晶体管，第二P型场效应晶体管将栅极和漏极端连接到一起，并且，每个电压控制电路还包括n型场效应晶体管(“N型场效应晶体管”)，所述N型场效应晶体管具有耦接在第一和第二P型场效应晶体管的漏极端与地之间的导电路径。
在特定的实施例中，电压控制电路包括n型场效应晶体管(“N型场效应晶体管”)和p型场效应晶体管(“P型场效应晶体管”)，所述N型场效应晶体管和P型场效应晶体管中的每一个具有连接到电源输出的导电路径。
在另一实施例中，电压控制电路包括第一p型场效应晶体管(“P型场效应晶体管”)和第二P型场效应晶体管，第二P型场效应晶体管将栅极和漏极端连接到一起。
附图说明
图1是图示根据本发明实施例的静态随机存取存储器的方框和示意图。
图2是进一步图示根据本发明特定实施例的静态随机存取存储器的示意图。
图3a到3d是图示根据本发明实施例的静态随机存取存储器的操作的时序图。
图4是图示根据图1所示的实施例的变形的替换电压控制电路的示意图。
图5是图示根据图1所示的实施例的另一变形的另一替换电压控制电路的示意图。
具体实施方式
图1是图示根据本发明实施例的静态随机存取存储器100的方框和示意图。静态随机存取存储器100可以是仅包含一个或多个这种静态随机存取存储器100的专用芯片上的独立静态随机存取存储器，或者可以被包含在具有一个或多个附加功能的芯片中，例如被包含到在其上提供处理器或网络接口的芯片中。
如图1所示，静态随机存取存储器包括多个存储单元110，每个存储单元用来在正常操作期间，当向静态随机存取存储器100提供电力时存储数据比特以及提供对该数据比特的读取存取和写入存取。静态随机存取存储器100典型地包括范围从每个静态随机存取存储器数千个单元到数百万个单元的很多这样的单元。在静态随机存取存储器中，在具有多列102、104、106等和多行112、114、116等的阵列中排列存储单元。为了易于说明，仅示出几个这样的单元110。
沿着列的方向排列静态随机存取存储器的位线，对于阵列的每一列，提供两条互补位线BL和/BL。一条位线(BL)是“真实”位线，其承载表示从耦接到该位线的静态随机存取存储器单元110之一读取或向其写入的数据比特的真实值或实际值的信号。另一条位线(/BL)承载表示从耦接到该位线的静态随机存取存储器单元110之一读取或向其写入的数据比特的值的补信号。静态随机存取存储器的字线WL沿行的方向排列，为每一行提供一条字线。字线WL用来提供对于在静态随机存取存储器的行中耦接到每条字线的单元的读取和写入存取。
在被大大简化之后，通过将字线WL的电压从无效电平改变为有效电平来进行对静态随机存取存储器的数据读取和从静态随机存取存储器的数据写入，以便提供对静态随机存取存储器中的单元的行(例如行112)的存取。然后，当所述操作是读取存储在静态随机存取存储器中的数据时，将存储在所存取的行的单元之一中的数据比特作为信号而顺着耦接到该单元的一对互补位线BL、/BL传送到耦接到这对位线的数据输入输出(“I/O”)单元120。当所述操作是将数据写入静态随机存取存储器时，将数据比特作为信号而从所存取的单元的列的方向上的数据I/O单元120顺着一对互补位线BL、/BL传送到也属于由字线WL存取的这行单元的单元之一。
在读取操作期间，当信号到达数据I/O单元120时，它通常是具有例如15到30毫伏(mV)的值的小摆幅信号，其从该信号无效时到它有效时变化很小。作为说明，数据I/O单元120中的感测放大器将从所存取的单元到达那里的小摆幅信号放大为轨到轨(rail-to-rail)信号、即具有正常高逻辑电平或正常低逻辑电平的信号。在此应用时所关心的CMOS技术中，轨到轨信号从大约1伏的高逻辑电平摆动到地(ground)的低逻辑电平。然而，在这里，本发明的实施例可用于以下静态随机存取存储器中，所述静态随机存取存储器具有比这里讨论的信号摆幅的1伏到地的示例更小或更大的轨到轨信号摆幅。此外，尽管常常将低逻辑电平设置为地，但是存在这样的静态随机存取存储器，其中，将低逻辑电平设置为不同于地的电压。除非另外详细说明，作为示例和在此描述的实施例，其意图并非将在静态随机存取存储器中使用的标称高和低逻辑电平限制为任何特定电压或电压范围。
在写入操作期间，通过由提供给列选择电路130的列寻址信号(未示出)驱动的列选择电路130来选择静态随机存取存储器的特定列以进行写入。在进行写入操作之前，将两条位线BL和/BL上的电压电平设置为高逻辑电平。在写入操作期间，通常，将列的位线BL和/BL之一上的电压从高逻辑电平降低为低逻辑电平。通常，利用地电压表示数据比特值0，并且利用高逻辑电平(说明性地为1伏)表示数据比特值1。因此，作为说明，当要写入数据比特值0时，将真实位线BL上的电压降低到地。反之，当要写入数据比特值1时，将互补位线/BL上的电压降低到地。因此，写入静态随机存取存储器单元的操作是由这对位线之一上的地电压电平驱动的过程。
如图1进一步示出的那样，静态随机存取存储器包括电压控制单元140，其优选地以每列一个单元的比率出现。电压控制单元140作为时间的函数而升高或降低特定列中每个静态随机存取存储器单元的电源电压Vs(t)，以便允许更容易地写入属于这种列的单元。电压控制单元140在标称电平Vdd和降低的电平Vdda之间控制电源电压Vs(t)的电平。标称电平Vdd是通常在读取操作期间向静态随机存取存储器中的单元以及只要在特定时刻没有写入静态随机存取存储器中的列时向那些列提供电力所处的电平。降低的电平Vdda是当属于静态随机存取存储器的特定列的单元正被写入时向这样的列中的单元提供电力所处的电平。通常，降低的电平Vdda将高于Vdd电平的50％。作为边界条件，降低的电平Vdda应当至少略高于静态随机存取存储器单元中的N型场效应晶体管晶体管的阈值电压电平。优选地，降低的电压电平Vdda是标称电平Vdd的大约70％到80％的电平。作为说明性示例，当Vdd约为1伏时，降低的电平Vdda可以是诸如0.7伏的电平。在示例实施例中，Vdda比Vdd低一个量，这个量等于用来在所述两个电平之间改变电源电压Vs(t)的晶体管的阈值电压。
当电源电压Vs(t)处于标称电平Vdd时，针对存取干扰的可能性(即上述所存储的比特值的自发改变的问题)提供更大的保护。然而，将电源电压Vs(t)暂时减小到降低的电平Vdda允许更容易地写入静态随机存取存储器单元的所存取的列的单元。这增大了人们写入静态随机存取存储器的能力，并且提高了静态随机存取存储器中的写入容限。
如图1进一步示出的那样，优选地，由在被称为“薄单元布局”的布局形式中承载电源电压的单独导线150来为静态随机存取存储器单元的每一列服务。在这种布局中，电源导线沿着静态随机存取存储器单元的列的中间延伸。将电源导线放置在静态随机存取存储器单元的列的中间允许在使得对静态随机存取存储器的相邻列中的单元的影响最小的同时降低各列的电源电压。具体地说，将电源导线放置在列的中间减小了由于提供给各列的电压电平的改变而导致的噪声与相邻列的单元的耦合、或者使该耦合最小。
图2是进一步图示根据本发明特定实施例的静态随机存取存储器200的示意图。静态随机存取存储器200是上面参照图1描述的静态随机存取存储器100的特定示例，并且按照与上述静态随机存取存储器100的方式相似的方式操作。在这里，相对于静态随机存取存储器100，仅将静态随机存取存储器200的结构和操作描述到在图2中更具体地示出的程度。如图2所示，静态随机存取存储器200包括多个单独的存储单元210。如上所述，为了易于说明，在图2中仅仅示出静态随机存取存储器的几个存储单元。每个存储单元(例如单元210a)包括锁存器和传输门。锁存器包括一对交叉耦接的反相器，所述反相器包括由P型场效应晶体管P1和N型场效应晶体管N1形成的第一反相器、以及由P型场效应晶体管P2和N型场效应晶体管N2形成的第二反相器。在每个锁存器中，每个反相器的栅极输入连接到所示出的每个反相器中的另一个的公共漏极端。在图2所示的特定示例中，静态随机存取存储器的单元210a和其它单元210各自包括由N型场效应晶体管N3和N4实现的一对传输门。
传输门N3和N4被提供给N3和N4的栅极输入的高逻辑电平电压激活。当被激活时，传输门N3和N4允许从单元210读取比特或者将比特存储到单元210中。具体地说，当被激活时，在读取操作期间，传输门将位信号从单元210耦合到位线BL和/BL上，以便由数据I/O电路(图1)读取。此外，在写入操作期间，传输门将由数据I/O电路在位线BL和/BL上驱动的位信号耦合到单元210，以便将数据比特写入单元210。
静态随机存取存储器200还包括电压控制电路240，其优选地具有如图2具体示出的结构。优选地，用于静态随机存取存储器200的每一列的电压控制电路包括第一P型场效应晶体管P5、第二P型场效应晶体管P6和N型场效应晶体管N5。P型场效应晶体管P5和N型场效应晶体管N5的栅极被连接到一起，并且P型场效应晶体管P5和N型场效应晶体管N5的漏极被连接到一起作为公共漏极端。P型场效应晶体管P6的栅极和漏极被连接到一起，以便将P型场效应晶体管P6作为二极管操作。P型场效应晶体管P6的漏极还连接到P型场效应晶体管P5和N型场效应晶体管N5的公共漏极端。诸如信号WR_BIT_SEL2的写入位选择信号被施加到P型场效应晶体管P5和N型场效应晶体管N5的栅极。
电压控制电路240的操作如下。在读取操作期间，或者在既不从静态随机存取存储器读取也不向静态随机存取存储器写入的操作期间，将写入位选择信号WR_BIT_SEL0、WR_BIT_SEL1和WR_BIT_SEL2保持在低逻辑电平(例如地)上。将这些信号之一WR_BIT_SEL2施加到电压控制电路240a的P型场效应晶体管P5的栅极。这具有完全导通P5的效果。此时，将全部电源电压电平Vdd通过P5而从电源Vdd传递到P5的漏极。在这样的时刻，全部电源电压电平Vd也还出现在P型场效应晶体管P6的栅极上，使得P6被关断。在这种情况下，将全部电源电压电平Vdd传递到由电压控制电路240a服务的列202的单元。
另一方面，在写入操作期间，到电压控制电路240a的写入位选择信号WR_BIT_SEL2处于高逻辑电平，从而具有超过N型场效应晶体管N5阈值电压的高电压信号。该写入位选择信号的高逻辑电平也高于P型场效应晶体管P5的阈值电压，使得在那时P5被关断。在那时，N型场效应晶体管N5和P型场效应晶体管P6也被导通。N5充当下拉器件，其具有将其漏极处的电压从Vdd电平迅速降低到较低电平的作用。在信号WR_BIT_SEL2为高的情况下，P6以类似于二极管的方式工作，从而产生与其作为P型场效应晶体管的阈值电压近似相等的压降。
将N5用作下拉器件确保当通过处于高逻辑电平的写入位选择信号选择电压控制电路240或其它类似的电压控制电路240a时，该电压控制电路迅速转变电源电压。该下拉器件将在N5的漏极处出现的电源电压Vs(t)从Vdd有效地下拉到较低的Vdda电平。实际上，通常，与不具有连接到晶体管P5和P6的这种下拉器件的电路中相比，电路240a将电源电压从标称电平Vdd更快地转变为较低电平Vdda。通过在WR_BIT_SEL2到达时将电源电压Vs(t)从Vdd迅速降低到较低电平，电路240在更早的时间点上将电源电压Vs(t)的较低电平施加到列202的单元上。降低的电源电压电平Vs(t)以及将其更早地施加到列202确保在写入操作的工作周期内尽可能早地进行对于沿着列202的单元之一的写入操作。
图3(a)到3(d)是图示根据图2所示的本发明实施例的、在对静态随机存取存储器200的单元210a的写入操作期间的信号的时序图。对信号进行定时，使得在激活字线WL之前，对于所存取的列降低电源电压Vs(t)，从而确保从激活字线的时刻开始，条件最有利于写入单元。如下所述，图3(a)到3(d)示出的一些信号在重合到一起的信号边沿处转变。图3(a)到3(d)示出的时间间隔是对信号相对于彼此的工作周期的说明。在图3(a)到3(d)所示的说明性示例中，用于对静态随机存取存储器执行一次写入存取的周期时间是1000皮秒(“ps”)、即1纳秒(“ns”)。
现在，将参照图3(a)到3(d)示出的信号来解释静态随机存取存储器的操作。图3(a)图示了写入位选择信号WR_BIT_SELn。此信号激活图2所示的电压控制电路240之一(例如电压控制电路240a)，以便降低到静态随机存取存储器的所选列的电源电压Vs(t)。此信号还用来选择和激活所选列的一对互补位线中的一条位线(即，将其上的电压降低到地)。
如在图3(b)中看到的那样，输入到静态随机存取存储器单元的列的电源电压Vs(t)与输入到电压控制电路240的信号WR_BIT_SELn的上升同步地从较高的稳定状态电平Vdd值下降到降低的电平Vdda。在这样的时刻，电压控制电路240a的N型场效应晶体管N5(图2)将电源电压从Vdd有效地下拉到降低的电平Vdda，这样的电平是通过在电路240a中被连接用来充当二极管的P型场效应晶体管P6的阈值电压确定的。以这样的方式，当WR_BIT_SELn从地转换到高Vdd电平时，电源电压Vs(t)使所述单元准备好写入。此外，参照图3(c)，在准备将数据比特写入所述单元时，一对位线BL、/BL中的一条位线上的电压电平也与WR_BIT_SELn从地升高到Vdd同时或者大约与其同时从Vdd降低到地。
在前述转变发生之后，即：在WR_BIT_SELn转变为有效状态(例如从地转变为Vdd)、位线信号被调整为用于将数据比特写入单元的值、并且电源电压Vs(t)已经降低到降低的电平Vdda之后，字线被激活。传统上，在用于将数据比特写入静态随机存取存储器的单元的周期时间内，试图将字线的工作周期增大为尽可能地长。进行这一操作，以便允许信号电流在所述单元之间通过单元的传输门流到位线或者从位线流出的时间，从而使得所述单元的锁存器从一个状态翻转为另一状态。
然而，存储在静态随机存取存储器的一个单元中的数据比特的状态不能改变，直到其它条件促成其立即改变为止。这里，条件并不是最有利于改变存储在静态随机存取存储器中的比特的状态，直到电源电压电平Vs(t)从标称电平下降到降低的电平Vdda为止。在对此进行识别时，在图2以及图3(a)到3(d)所示的本发明的实施例中，尽可能长地延长WR_BIT_SELn的工作周期、降低的电压电平Vdda、以及位线写入值。然后，在可以认为前述信号在其转变之后达到稳定状态的最早时刻激活字线。在图3(a)到3(d)所示的特定示例中，在比电源电压电平Vs(t)和位线开始转换为它们的写入值的时刻晚大约50到100ps的时刻、即晚大约5％到10％的周期时间的时间点处，激活字线。以这样的方式，在最有利于将新数据比特值写入所存取的单元时激活字线。
在字线被激活之后，它在例如500ps的时间段内保持有效，这样的工作周期最好是在静态随机存取存储器的一个写入周期的时间段内允许的最大工作周期。此外，选择这样的工作周期，以便确保电源电压Vs(t)已经达到降低的电平Vdd，并且位线上的信号是稳定的或者至少接近稳定状态。在激活字线之后，电流流过在所述单元和耦接到该单元的位线之间的单元的传输门。根据先前最后存储在所述单元中的比特的值以及正被写入的数据比特的值，静态随机存取存储器的状态要么保持相同，要么从一个状态翻转为其它状态，即从0翻转为1或从1翻转为0。
随后，在将比特写入所述单元之后，再次使字线无效。写入位选择信号WR_BIT_SELn返回地电平，并且位线信号均被恢复为Vdd。电源电压Vs(t)也返回Vdd。参照图3(c)，随后出现预充电/恢复间隔(“RESTORE”)。
在预充电/恢复间隔之后，当单元被选中以便再次写入时，再次激活用于被选中的列的写入位选择信号WR_BIT_SELn，此时，进行将电源电压Vs(t)降低、将到一列的位线之一上的电压降低的操作，其后，激活用于被选中的行的字线，以便将数据比特写入被选中的单元。
在参照图3(a)到3(d)描述的实施例的变形中，可以采用逻辑电路来增强当在延长经过多个周期的时间段内用数据连续写入静态随机存取存储器时写入静态随机存取存储器的单元的可靠性。作为其示例，当要将数据写入静态随机存取存储器的列的规定的子集时，对于该列的子集，将WR_BIT_SELn从地升高到Vdd，并且对于该列的子集，降低电源电压Vs(t)，使得每列做好准备，并且准备好在那时被写入。然后，将这些信号保持稳定，从而在全部时间内以及在对静态随机存取存储器连续进行写入的多个周期内在这些有效状态上不改变。然后，在每个周期内、但是仅针对在每个周期内被写入的静态随机存取存储器的列，改变位线上的信号以便写入值。在每个周期内还激活静态随机存取存储器的对应字线，以便在每个周期内写入所述单元。这里，通过在一系列周期内将提供给被写入的多列中的每一列的写入位选择信号和电源电压Vs(t)保持稳定，电源电压具有到这样的列的降低的电平上的更大的稳定性量度(measure)。此外，对于在多个周期期间存取同一列的静态随机存取存储器，可以实现电流的节省，从而在连续写入静态随机存取存储器的时间段期间避免两次或更多次地将电源电压Vs(t)转变到每一列。
图4图示了上面参照图2所述的实施例的变形。如图4所示，电压控制电路340包括并联连接的N型场效应晶体管N7和P型场效应晶体管P7，其具有其中N7的漏极和P7的源极直接连接到Vdd的上导电端。电压控制电路340还具有连接到N7的源极和P7的漏极的下导电端，作为从电压控制电路输出的电源电压Vs(t)，这样的电压被提供给静态随机存取存储器的列的单元。将写入位选择信号WR_BIT_SELn并行提供给N型场效应晶体管N7和P型场效应晶体管P7的栅极。在操作中，当WR_BIT_SELn处于接地的取消选定状态时，N7被关断并且P7被导通。在另一时刻，当WR_BIT_SELn处于Vdd的选中状态时，N7被导通并且P7被关断。在这样的时刻，电源电压Vs(t)的降低的电平Vdda比标称电平Vdd低N型场效应晶体管N7的阈值电压的值。
图5图示了上面参照图2描述的实施例的另一变形。如图5所示，电压控制电路440包括并联连接的第一P型场效应晶体管P8和第二P型场效应晶体管P9，其中，P8和P9的源极直接连接到Vdd。电压控制电路440还具有连接到P8和P9的漏极的下导电端，作为从电压控制电路输出的电源电压Vs(t)，这样的电压被提供给静态随机存取存储器的列的单元。在电路440中，将写入位选择信号WR_BIT_SELn提供给P型场效应晶体管P8的栅极。P型场效应晶体管P9的栅极连接到其漏极，使得当P9被偏置在导通状态下时，它作为二极管操作。在操作时，当WR_BIT_SELn处于接地的取消选定状态下时，P8被导通并且P9被偏置在关断状态下，使得通过P8传递Vdd作为电源电压Vs(t)。在另一时刻，当WR_BIT_SELn处于Vdd的选中状态时，P8被关断。在那时，P9被导通，但是用作二极管，使得P9漏极上的电压比Vdd低P9的阈值电压。这时，电源电压Vs(t)具有降低的电平Vdda，其比标称电平Vdd低P9的阈值电压值。
通过前述实施例，提供了提高静态随机存取存储器或其它类似存储器中的写入容限(WRM)而不会不良地影响存取扰动容限(ADM)的方式。此外，提供了这样的方式，该方式用来降低对于静态随机存取存储器的单元的电源电压，并且随后对字线的激活进行定时，以便在静态随机存取存储器的有限周期时间内最成功地写入静态随机存取存储器。
尽管根据本发明的某些优选实施例描述了本发明，但是在不背离仅由所述权利要求限定的本发明的真正范围和精神的情况下，可以对其进行很多修改和强化。

Claims (18)

1.一种静态随机存取存储器，包括：
多个静态随机存取存储器单元，其被排列在阵列中，所述阵列包括多行和多列；和
对应于所述阵列的所述多列的各列的多个电压控制电路，所述多个电压控制电路的每一个耦接到电源的输出，每个所述电压控制电路用来暂时减小提供给属于所述多列中被选中的列的多个静态随机存取存储器单元的电源输入的电压，所述被选中的列在将比特写入属于所述被选中的列的所述多个静态随机存取存储器单元之一的写入操作期间被选择，
其中，每个所述电压控制电路包括n型场效应晶体管和p型场效应晶体管，所述n型场效应晶体管和所述p型场效应晶体管中的每一个具有连接在所述电源的输出和所述多个静态随机存取存储器单元的所述电源输入之间的导电路径。
2.如权利要求1所述的静态随机存取存储器，还包括多条位线，至少一条位线对应于所述阵列的所述多列中的每一列，其中，被排列在所述阵列中的所述多个静态随机存取存储器单元中的每一个包括一对交叉耦接的互补金属氧化物半导体CMOS反相器以及一对对应的传输门，每个所述CMOS反相器具有耦接在所述静态随机存取存储器单元的所述电源输入和地之间的导电路径，所述一对对应的传输门中的每一个具有耦接在所述一对CMOS反相器之一的各个栅极输入和对应于所述静态随机存取存储器单元所属的列的所述至少一条位线之一之间的导电路径。
3.如权利要求2所述的静态随机存取存储器，其中，所述传输门的每一个包括n型场效应晶体管。
4.如权利要求1所述的静态随机存取存储器，其中，所述多个电压控制电路中的每一个用来在第一时间点上，将提供给所述多个静态随机存取存储器单元的电源输入的电压减小到第二电压，并且在比第一时间点晚的第二时间点上，激活连接到所述多个静态随机存取存储器单元中被存取的静态随机存取存储器单元的字线，在第二时间点之后，将数据比特写入所述多个静态随机存取存储器单元中被存取的静态随机存取存储器单元。
5.如权利要求1所述的静态随机存取存储器，还包括多条电源导线，每条沿所述阵列的所述多列中的各列的中间延伸，所述多条电源导线的每一条将所述多个电压控制电路之一连接到所述多列中的单独一列的所述多个单元的所述电源输入。
6.一种静态随机存取存储器，包括：
多个静态随机存取存储器单元，其被排列在阵列中，所述阵列包括多行和多列；和
对应于所述阵列的所述多列的各列的多个电压控制电路，所述多个电压控制电路的每一个耦接到电源的输出，每个所述电压控制电路用来暂时减小提供给属于所述多列中被选中的列的多个静态随机存取存储器单元的电源输入的电压，所述被选中的列在将比特写入属于所述被选中的列的所述多个静态随机存取存储器单元之一的写入操作期间被选择，
其中，每个所述电压控制电路包括第一p型场效应晶体管和第二P型场效应晶体管，所述n型场效应晶体管和所述p型场效应晶体管中的每一个具有连接在所述电源的输出和所述多个静态随机存取存储器单元的所述电源输入之间的导电路径，且所述第二P型场效应晶体管将栅极和漏极端连接到一起。
7.如权利要求6所述的静态随机存取存储器，其中，每个所述电压控制电路还包括n型场效应晶体管，其具有耦接在所述第一和第二P型场效应晶体管的所述漏极端与地之间的导电路径。
8.如权利要求6所述的静态随机存取存储器，其中，所述多个电压控制电路中的每一个用来在第一时间点上，将提供给所述多个静态随机存取存储器单元的电源输入的电压减小到第二电压，并且在比第一时间点晚的第二时间点上，激活连接到所述多个静态随机存取存储器单元中被存取的静态随机存取存储器单元的字线，在第二时间点之后，将数据比特写入所述多个静态随机存取存储器单元中被存取的静态随机存取存储器单元。
9.如权利要求6所述的静态随机存取存储器，还包括多条电源导线，每条沿所述阵列的所述多列中的各列的中间延伸，所述多条电源导线的每一条将所述多个电压控制电路之一连接到所述多列中的单独一列的所述多个单元的所述电源输入。
10.一种控制提供给静态随机存取存储器的电压电平的方法，包括：将处于第一电压电平上的电压提供给静态随机存取存储器的多个静态随机存取存储器单元，除非所述多个静态随机存取存储器单元属于被选择用于写入操作的静态随机存取存储器的多列中的一列；
选择所述多列中的第一列以进行写入操作；
操纵n型场效应晶体管和p型场效应晶体管以将处于比第一电压电平低的第二电压电平上的电压提供给属于第一列的多个静态随机存取存储器单元，所述n型场效应晶体管和所述p型场效应晶体管中的每一个具有连接到连接在所述电源的输出和所述多个静态随机存取存储器单元的所述电源输入之间的导电路径；以及
在继续提供处于第二电压电平上的电压的同时，将比特写入属于第一列的所述多个静态随机存取存储器单元之一；并且
当不再选择第一列用于写入操作时，操纵n型场效应晶体管和p型场效应晶体管以将处于第一电压电平上的电压提供给属于第一列的所述多个静态随机存取存储器单元。
11.如权利要求10所述的方法，其中，将提供给所述多个静态随机存取存储器单元的电压提供给所述多个静态随机存取存储器单元的电源输入。
12.如权利要求11所述的方法，其中，第二电压电平比第一电压电平低一个量，所述量等于场效应晶体管的阈值电压。
13.如权利要求11所述的方法，其中，第二电压电平比第一电压电平低一个量，所述量等于N型场效应晶体管的阈值电压。
14.如权利要求11所述的方法，其中，第二电压电平比第一电压电平低一个量，所述量等于P型场效应晶体管的阈值电压。
15.如权利要求11所述的方法，其中，所述多个静态随机存取存储器单元包括传输门，所述传输门包括N型场效应晶体管。
16.如权利要求11所述的方法，其中，在第一时间点上，将提供给所述多个静态随机存取存储器单元的电压降低到第二电压，并且在比第一时间点晚的第二时间点上，激活连接到所述多个静态随机存取存储器单元中被存取的静态随机存取存储器单元的字线，在第二时间点之后，将数据比特写入所述多个静态随机存取存储器单元中被存取的静态随机存取存储器单元。
17.一种控制提供给静态随机存取存储器的电压电平的方法，包括：
将处于第一电压电平上的电压提供给静态随机存取存储器的多个静态随机存取存储器单元，除非所述多个静态随机存取存储器单元属于被选择用于写入操作的静态随机存取存储器的多列中的一列；
选择所述多列中的第一列以进行写入操作；
操纵第一p型场效应晶体管和第二P型场效应晶体管以将处于比第一电压电平低的第二电压电平上的电压提供给属于第一列的多个静态随机存取存储器单元，所述一p型场效应晶体管和所述第二p型场效应晶体管中的每一个具有连接在电源输出和所述多个静态随机存取存储器单元的所述电源输入之间的导电路径，且所述第二P型场效应晶体管将栅极和漏极端连接到一起；以及
在继续提供处于第二电压电平上的电压的同时，将比特写入属于第一列的所述多个静态随机存取存储器单元之一；并且
当不再选择第一列用于写入操作时，操纵第一p型场效应晶体管和第二P型场效应晶体管以将处于第一电压电平上的电压提供给属于第一列的所述多个静态随机存取存储器单元。
18.如权利要求17所述的方法，其中，所述第一p型场效应晶体管的漏极端和第二P型场效应晶体管的漏极端连接到所述多个静态随机存取存储器单元的所述电源输入，其中所述操纵第一p型场效应晶体管和第二P型场效应晶体管以提供第二电压电平的步骤包括操纵n型场效应晶体管以有效下拉在所述多个静态随机存取存储器单元的所述电源输入处的电压，该n型场效应晶体管具有耦接在所述第一和第二P型场效应晶体管的所述漏极端与地之间的导电路径。
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