CN1967834A - 半导体器件及用于设计半导体器件的方法 - Google Patents

半导体器件及用于设计半导体器件的方法 Download PDF

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Abstract

本发明涉及一种半导体器件用于设计半导体器件的方法，其中由于存在通过第一层金属互连线形成的台阶，二氧化硅残渣产生，且然后，当用于金属互连线的、设置在其上面的层内的通孔形成时，所述残留的二氧化硅被蚀刻以形成中空部分，进而，保留在中空部分上的绝缘材料剥落以形成杂质，这导致产量的降低。在本发明中，设置在通孔组下面的层内的、设置用于联接到上层互连线层的互连线设置成覆盖构成它的通孔组的通孔。

Description

半导体器件及用于设计半导体器件的方法
本申请以日本专利申请No.2005-271673为基础，其内容在此通过引用并入。
技术领域
本发明涉及一种半导体器件和用于设计此半导体器件的方法，特别地，本发明涉及一种通过采用平面化设置有用于间层(或层间)膜的二氧化硅的半导体器件和用于设计所述半导体器件的方法。
背景技术
近来，在现代半导体器件中，用于组成互连结构所需的层的数量增加得越来越多，以便具有较低生产成本的同时，获得更高的元件密度；并且新技术和新材料也用于获得改进的多层互连。在这些新技术中，典型的技术是通过采用经旋转涂覆工艺生产的二氧化硅膜(后文简称为“二氧化硅”)实现间层(或层间)绝缘膜的平面化。在此技术中，例如等离子体氧化膜的间层绝缘膜被沉积，然后，所述膜用二氧化硅覆盖以用二氧化硅填充在互连线之间形成的凹陷，从而减少表面内的不均匀度以提供平坦的间层膜。
除上面以外，在日本专利2970232中描述了用于使半导体器件上的多层金属焊接点平面化的方法。
本发明已经实施了相关的实验，并已经发现了下面的问题。
图5是在实验中用实验方法生产的半导体器件的图解平面图。
图5中所示的半导体器件通过在第一层金属互连线11上设置第二层金属互连线12、并在绝缘膜上设置通孔组13而形成半导体器件，所述通孔组13用于联接到第三金属互连线上，所述绝缘膜设置在第二层金属互连线12上。如图5中所示，第一层金属互连线11的边缘被设置来与通孔组13重叠。
下面参照图6A和6B描述用于制造上述半导体器件的方法。
第一层金属互连线11、绝缘膜22和第二层金属互连线12都形成在绝缘膜21上。接着，实施等离子体氧化膜的沉积以形成间层(或层间)绝缘膜23。接着，实施涂二氧化硅涂覆操作(二氧化硅涂覆+烘焙+回蚀)以使间层膜23平面化。再次实施等离子体氧化膜的沉积以形成绝缘层25(图6A)。随后，为形成用于联接到第三层金属互连线上的通孔，抗蚀剂形成图案，且实施湿蚀刻过程，并随后实施干蚀刻过程以形成通孔13(图6B)。
尽管余留在表面上的多余二氧化硅在此情况下通过回蚀刻过程被移除，但是因为台阶的存在，产生了在二氧化硅涂覆过程期间余留的二氧化硅残渣，所述台阶因为第一层金属互连线11的存在而形成。余留在台阶内的二氧化硅通过湿蚀刻过程也被同时蚀刻以便形成在第二层金属互连线与第三层金属互连线之间提供电联接的通孔，由此产生中空部分。然后，余留在这些中空部分上面的绝缘材料剥落以产生杂质，这导致产量降低。
发明内容
在本发明中，设置在通孔组下面的层内的、设置用于联接到上层互连线层的互连线设置成覆盖所有的通孔，所述所有的通孔构成其通孔组。
特别地，本发明涉及布置设置在包括通孔群的区域下面的层内的互连线以形成覆盖在其通孔组内的整个通孔的图案，所述区域形成大规模的、用于联接上层互连线层的有孔图案。
如上所述，因为根据本发明防止了台阶的产生，能够防止二氧化硅残渣的异常蚀刻，所述台阶由于已经在传统的结构中发现的、在用于联接到上层互连线上的通孔组下面的下层互连线而产生。
附图说明
结合附图，通过下面的描述，本发明上面的和其它的目的、优点和特征将更加显而易见，其中：
图1A是根据本发明的第一实施例的半导体器件的平面图，图1B是沿图1A的线1A-1A′的横截面视图；
图2是根据本发明的第二实施例的半导体器件的平面图；
图3A是根据本发明的第三实施例的半导体器件的平面图，图3B是沿图3A的线3A-3A′的横截面视图；
图4是根据本发明的第四实施例的半导体器件的平面图；
图5是传统半导体器件的平面图；和
图6A和6B是传统半导体器件的横截面视图，其在描述用于制造传统半导体器件的过程和传统技术中的问题中有用。
具体实施方式
参照图示的实施例，现在将在此描述本发明。本领域的普通技术人员将认识到：使用本发明的技术能够实现很多可选实施例，且本发明不限于图示的用于说明目的的实施例。
为进一步阐明本发明的目的、特征和有利效果，说明本发明的实施例将在后文中参照附图详细描述。
图1A是根据本发明的第一实施例的半导体器件的平面图，图1B是沿图1A的线1A-1A′的横截面视图。
第一层金属互连线(或配线)1设置在半导体基板(没有示出)上，且第二层金属互连线(或配线)2通过间层(或层间)绝缘膜5设置在第一层金属互连线1上。多个通孔3设置在第二层金属互连线2上，且第三层金属互连线4通过通孔3联接到第二层金属互连线2上。金属互连线中的每一个例如由铝互连线(或配线)构成。
同样，在本发明的半导体器件中，第一层金属互连线1设置在整个通孔下面从而与整个通孔重叠，所述通孔将第三层金属互连线4联接到第二层金属互连线2上。
根据本实施例，伴随传统结构产生并在包括通孔群的区域内引起的二氧化硅残渣的异常蚀刻能够被防止，所述区域形成用于第二层金属互连线2与第三层金属互连线4之间联接的大规模有孔图案。
将被以几何关系设置用于覆盖通孔组的第一层金属互连线优选地是独立的互连线，并具有不同于上层电位的电位。
图2是根据本发明的第二实施例的半导体器件的平面图。
在图2中所示的半导体器件中，第三层金属互连线4设置成在与第一层金属互连线1的延伸方向以及第二层金属互连线2的延伸方向相垂直的方向上延长。
图3A是根据本发明的第三实施例的半导体器件的平面图，图3B是沿图3A的线3A-3A′的横截面视图。
第一层金属互连线1通过绝缘膜5设置在半导体基板6上，且第二层金属互连线2通过绝缘膜5设置在第一层金属互连线1上。多个通孔7设置在第一层金属互连线1上面，且第二层金属互连线2通过在通孔组8内的通孔联接到第一层金属互连线1上。而且多个通孔3设置在第二层金属互连线2上，且第三层金属互连线4与第二层金属互连线2通过它们在通孔组9内的通孔联接。金属互连线中的每一个可以例如有铝互连线构成。可选地，金属互连线可以是铜互连线。
根据本实施例，为了防止由设置在通孔组8下面的第一层金属互连线1的端部的存在引起的台阶不利地影响在上层中的通孔3的特性，当通孔组8和通孔组9设置成彼此相邻时，第一层金属互连线1的端部延伸以覆盖整个通孔组9。
图4是根据本发明的第四实施例的半导体器件的平面图。其横截面与其它实施例的横截面基本相同，由此在此不再重复。
如图4中所示，第二层金属互连线2通过通孔组内的通孔3联接到第三层金属互连线4上。设置在第二层金属互连线2和第三层金属互连线4下面的层内的第一层金属互连线1设置成在与第二层金属互连线2和第三层金属互连线4的延伸方向垂直的方向上延长。突起部分30形成在第一层金属互连线1内从而与包括在通孔组内的所有通孔重叠。金属互连线中的每一个用于例如电源互连线中。例如电源电位供应到第一层金属互连线1，而地电位供应到第二层金属互连线2和第三层金属互连线4。
更具体地，在本实施例的半导体器件中，第一层金属互连线1在第一方向上延长从而与通孔组8重叠，且第二层金属互连线2和第三层金属互连线4在与第一方向垂直的第二方向上延长，进而，从第一层金属互连线1在第二方向上突出的突起部分30设置成与通孔组9重叠，通孔组9将第二层金属互连线2联接到第三层金属互连线4上。
在本实施例中，第一层金属互连线1也设置来覆盖整个通孔组，从而能够防止二氧化硅残渣的异常蚀刻。
本实施例的半导体器件可以通过采用例如如下面所述的计算机辅助设计(CAD)的工具设计。
当用于包括第一层金属互连线、第二层金属互连线、第三层金属互连线和提供第二层金属互连线与第三层金属互连线之间的电联接的通孔组的半导体器件的设计要被实施时，CAD工具包括比较第一层金属互连线与通孔组之间的位置关系。当作为比较的结果、工具判断第一层金属互连线与在通孔组中的一部分通孔重叠时，所述工具提供下面的半导体器件的设计：突起部分从第一层金属互连线提供从而突起部分与通孔组中的所有通孔重叠。
需要说明的是，本发明不限于上述实施例，且明显地，在不偏离本发明的保护范围和精神的情况下，各个实施例能够被适当地改变。另外，本实施例的半导体器件能够通过在背景说明中描述的方法中的一种一般地制造。
明显地，本发明不限于上面的实施例，且在不偏离其保护范围和精神的情况下本发明可以被修改。

Claims (5)

1、一种半导体器件，包括：
第一金属互连线；
设置在所述第一金属互连线上的第二金属互连线；
设置在所述第二金属互连线上的第三金属互连线；和
多个通孔，所述多个通孔用于将所述第二金属互连线联接到第三金属互连线上，
其中所述第一金属互连线设置成与所述多个通孔中的所有通孔重叠。
2、根据权利要求1所述的半导体器件，其中第一电源电位供应到所述第一金属互连线上，且与所述第一电源电位不同的电源电位供应到所述第二金属互连线上。
3、根据权利要求1所述的半导体器件，其中所述第一金属互连线在第一方向上延长从而与所述多个通孔中的一部分通孔重叠，所述第二金属互连线与所述第三金属互连线在与所述第一方向垂直的第二方向上延长，且所述多个通孔的其余通孔与突起部分重叠，所述突起设置成从所述第一金属互连线朝向所述第二方向突出。
4、一种用于设计半导体器件的方法，
所述半导体器件包括：
第一金属互连线；
设置在所述第一金属互连线上的第二金属互连线；
设置在所述第二金属互连线上的第三金属互连线；和
多个通孔，所述多个通孔用于将所述第二金属互连线联接到第三金属互连线上，
其中当所述第一金属互连线与所述多个通孔的一部分通孔重叠时，所述第一金属互连线设置成与所述多个通孔中的所有通孔重叠。
5、根据权利要求4所述的用于设计半导体器件的方法，其中所述第一金属互连线设置有突起部分，且所述突起部分设置成与所述多个通孔的其余通孔重叠。
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