CN1951021A - 用于接收时分复用信号的设备和方法 - Google Patents

Abstract

本发明致力于提供一种接收设备，用于以更低功耗来接收并解调通过使用时分复用所发射的信号。具体来说，包括调谐器的接收单元用于只在用来发射所需要信号的时间段期间接收信号。把所接收的信号转换为数字数据，并且把所述数字数据存储到存储器中。借助于存储在存储器中的数字数据，PLL执行从同步建立到解调的所有必要操作。

Description

用于接收时分复用信号的设备和方法

技术领域

本发明涉及一种用于接收基于时分复用所发射的信号的接收设备，尤其涉及一种用于实现功耗降低的技术。

背景技术

诸如数字电视之类的数字广播接收设备接收对应于基于时分复用发射的节目的广播信号，并且顺序解调所接收的信号，以便显示所述节目。这种接收设备只需要接收所需要的信号，即仅仅在用来发射用户需要的节目或者对应于每一用户的计算机程序的广播信号的时间段期间打开。

在这种用于接收通过使用时分复用所发射的信号的接收设备中，在不发射所需要的信号的时间段期间需要打开调谐器，以便正确并且稳定地接收所需要的信号(参见第2846959号日本专利)。

在此时间段(以下简称为“训练期”)，即便没有接收到所需要的信号也要向调谐单元供电。从节省功耗的方面考虑，这种供电是不合乎需要的。

考虑到这一问题，本发明致力于提供一种用于只接收所需要的信号并使所浪费的功耗得以降低的接收设备。

发明内容

上述目的是通过这样一种接收设备来实现的，所述接收设备用于接收基于时分复用发射的承载信号串的广播波，所述信号串包括通过使用预先确定的调制方法来数字调制所需要的信号而生成的调制信号。在这里，所述接收设备包括接收单元，用于只在发射调制信号的时间段期间接收广播波，并且产生模拟输入信号；输入流生成单元，通过把接收单元生成的输入信号进行模数转换来生成输入流；存储单元，存储所述输入流；以及解调单元，通过使用对应于预先确定的调制方法的解调方法来解调存储在所述存储单元中的输入流，以便获得所需要的信号。

按照此结构，所述接收设备的接收单元(包括调谐器等等)只在发射对应于所需要的信号，即用户所需要的内容的调制信号的时间段期间才打开以便接收信号。此外，所述接收设备可以只基于所述调制信号来执行直到解调的所有操作。由于没有象常规技术中那样提供训练期，所以接收信号所需的功耗得以降低。

在这里，所述存储单元存储与接收单元生成输入信号时的生成时间相关联的输入流。所述解调单元包括PLL单元，用于根据所述输入流来生成载波和时钟信号；数字解调单元，通过使用由PLL单元生成的载波和时钟信号来执行解调，以便获得所需要的信号；以及解调控制单元，用于控制所述存储单元和PLL单元，从而通过第一、第二和第三步骤。在这里，在第一步骤中，所述存储单元把以所述输入流的起始为开始，按照生成时间的顺序来把输入流输出至PLL单元，从而使PLL单元根据从存储单元输出的输入流来执行用于建立同步的操作。在第二步骤中，其中所述第二步骤在所述PLL单元建立同步时开始或者在这之后开始直到起始，所述存储单元按照生成时间的相反顺序输出所述输入流，从而使PLL单元在保持同步的情况下跟踪所述输入流。在第三步骤中，所述存储单元以起始为开始，按照生成时间的顺序输出所述输入流，从而使PLL单元在保持同步的情况下生成载波和时钟信号，并且所述数字解调单元根据所述载波和时钟信号来执行解调，以便获得所需要的信号。

按照此结构，通过使用PLL而形成的接收设备可以通过执行上述三个步骤来获得所需要的信号。

在这里，所述第二步骤是当PLL单元在第一步骤中建立同步时开始的。

在这里，所述解调单元还包括高速时钟信号生成单元，用于生成比正常速率快的高速时钟信号。在第二步骤中，所述PLL单元按照高速时钟信号生成单元生成的高速时钟信号工作。在第三步骤中，所述PLL单元和数字解调单元也按照所述高速时钟信号工作。

按照此结构，所述第三步骤可以更早开始。以这种方式，可以减少接收设备的存储单元的必需容量。

在这里，在第三步骤中，如果存储在存储单元中的整个输入流在接收单元完成对调制信号的接收以前由数字解调单元进行解调，那么随后由接收单元生成的输入信号经过模数转换而被转换为输入流，并且通过所述数字解调单元来解调所述输入流，而不将其存储到存储单元中。

按照此结构，如果存储在存储单元中的整个输入流在接收单元完成对调制信号的接收以前被数字解调单元进行解调，那么随后使用正常时钟信号作为高速时钟信号的替代。这样，功耗得以降低。这是因为接收设备在以正常时钟信号工作时，比其以高速时钟信号工作所需的功耗更低。

在这里，所述接收设备还包括开关控制单元，用于适当地打开或者关闭所述接收单元、PLL单元、数字解调单元。

按照此结构，在第一、第二和第三步骤中控制每一个单元的打开或者关闭。这样做可以降低功耗。

在这里，所述解调单元还包括存储单元，用于存储由数字解调单元获得的所需要的信号。在PLL单元于第一步骤中建立同步的时间以前，对由接收单元生成的输入信号进行模数转换，转换为输入流，并且所述输入流被存储到存储单元中。在PLL单元于第一步骤中建立同步的时间之后，对由接收单元生成的输入信号进行模数转换，转换为输入流，由数字解调单元解调所述输入流，而不将其存储到存储单元中，由此获得部分所需要的信号，并且把所获得的部分所需要的信号存储到存储单元中。在接收单元完成对调制信号的接收之后，通过第二和第三步骤，所述数字解调单元解调所述输入流，其中所述输入流在PLL单元建立同步的时间以前被存储在存储单元中。

按照此结构，在建立同步之后，无需把通过对所生成的输入信号进行模数转换所生成的输入流存储到存储单元中。因此，可以减少接收设备的存储单元的所需容量。

上述目的还可以通过这样一种用于接收设备的接收和解调方法来实现，所述接收设备用于接收承载基于时分复用发射的信号串的广播波，所述信号串包括通过使用预先确定的调制方法来数字调制所需要的信号而生成的调制信号。在这里，只在用来发射调制信号的时间段期间接收所述广播波，并且生成模拟输入信号，通过对所述输入信号进行模数转换来生成输入流，存储所述输入流，并且通过使用对应于预先确定的调制方法的解调方法来解调存储在存储单元中的输入流，从而获得所需要的信号。

按照此方法，只有在用来发射对应于所需要的信号的调制信号的时间段期间，才打开所述接收设备来接收信号，并且解调所接收的信号。

上述目的还可以通过安装在接收设备上的集成电路来实现，所述接收设备用于接收承载基于时分复用发射的信号串的广播波，所述信号串包括通过使用预先确定的调制方法来数字调制所需要的信号而生成的调制信号。所述集成电路包括接收单元，用于只在用来发射调制信号的时间段期间接收广播波，并且产生模拟输入信号；输入流生成单元，用于通过把接收单元生成的输入信号进行模数转换来生成输入流；存储单元，用于存储所述输入流；以及解调单元，用于通过使用对应于预先确定的调制方法的解调方法来解调存储在所述存储单元中的输入流，以便获得所需要的信号。

按照此集成电路，只有在用来发射对应于所需要的信号的调制信号的时间段期间，才打开所述接收设备来接收信号，并且解调所接收的信号。

附图说明

图1是举例说明接收设备100的结构的功能框图。

图2是举例说明接收设备100中的载波恢复单元106的结构的功能框图。

图3是举例说明接收设备100中的时钟信号恢复单元107的结构的功能框图。

图4是举例说明接收设备100中的纠错单元113的结构的功能框图。

图5包括举例说明如何向纠错单元113中的存储器402写入或从中读取数据的示意图。

图6是按照第一实施例举例说明接收设备100中的功能单元的通断时序的时序图。

图7是举例说明常规接收设备中的功能单元的通断时序的时序图。

图8是举例说明第二实施例中接收设备100中的功能单元的通断时序的时序图。

图9是举例说明第二实施例中接收设备100中的功能单元的通断时序的时序图。

图10是举例说明第三实施例中接收设备100中的功能单元的通断时序的时序图。

具体实施方式

随后将参照附图来描述涉及本发明每一实施例的接收设备。

<第一实施例>

<结构>

图1是举例说明接收设备100的结构的功能框图。

如图1所示，所述接收设备100是由天线101、调谐器102、模数转换器(ADC)103、自动增益控制(AGC)104、存储器105、载波恢复单元106、时钟信号恢复单元107、解调控制单元108、解调单元109、TS解码器110、时间信息提取单元111、开关控制单元112、纠错单元113、解码单元114和显示单元115组成的。

天线101具有接收使用时分复用从广播电台发射的数字视频广播-手持式(Digital Video Broadcasting-Handheld，DVB-H)广播信号的功能。

调谐器102具有选择用户需要的频道并且对信号电平进行增益控制的功能。

所述ADC 103具有把由调谐器102接收到的信号转换为数字数据并且把所述数字数据输出至AGC 104和存储器105的功能。

所述AGC 104具有生成并且向调谐器102输出AGC控制信号，以便保持从调谐器102输出的信号的输出电平恒定的功能。

所述存储器105具有临时存储由ADC 103经过模数转换而生成的数字数据的功能。所述数字数据基本上是按照调谐器102接收所述信号的顺序来存储的，以存储器105的起始地址为开始。

所述载波恢复单元106是通过使用PLL电路而形成的。所述载波恢复单元106具有这样的功能：检测从存储器105输出的输入信号的载波和在其中生成的载波之间在频率和相位方面的差异，校正所述差异从而建立这两个载波之间的同步，生成保持同步的载波。图2中示出了载波恢复单元106的功能结构，稍后对其进行详细说明。

所述时钟信号恢复单元107是通过使用PLL电路形成的。所述时钟信号恢复单元107具有如下功能：校正输入信号的时钟信号和在其中生成的时标之间在频率和相位方面的差异，从而建立同步，并且在保持同步的情况下生成时钟信号。图3中示出了时钟信号恢复单元107的功能结构，稍后对其进行详细说明。

所述解调控制单元108具有控制存储器105、载波恢复单元106、时钟信号恢复单元107的功能。具体来讲，所述解调控制单元108具有命令存储器105输出特定地址上的数字数据的功能。此外，所述解调控制单元108具有如下功能：确定载波恢复单元106和时钟信号恢复单元107中的每一个符号切换单元220、240、320和340在正号和负号之间的符号(参见附图2和3)。

所述解调单元109具有执行数字视频广播-陆地(Digital VideoBroadcasting-Terrestrial，DVB-T)解调和纠错的功能。具体来讲，所述解调单元109使用分别由载波恢复单元106和时钟信号恢复单元107生成的载波和时钟信号来建立时域中的同步。然后，所述解调单元109根据保护间隔对比等等来确定最佳窗口位置，从而使用快速傅里叶变换(FFT)处理把输入信号转换到频域。此后，所述解调单元109补偿频域信号的传输路径方面的失真。以这种方式，所述解调单元109完成解调。所述解调单元109然后对解调输出执行纠错，诸如维特比解码、去交织和里德-索罗蒙码(RS)解码。

所述TS解码器110具有如下功能：接收从解调单元109输出的传输流(TS)，提取包括用户需要的节目的TS分组，并且把提取出的TS分组输出到时间信息提取单元111和纠错单元113。

所述时间信息提取单元111具有从TS解码器110输出的TS分组中提取时间信息的功能，其中所述时间信息是在一系列TS分组中发射的片段的段首部中按照DVB-H标准最新定义的。在这里，所述时间信息表明接收节目的部分数据和接收同一节目的下一部分数据之间的时间段的持续期间，例如是图6中示出的持续期间ΔT。正如从图6所看到那样，从接收设备100完成对内容A的部分内容A1的接收到接收设备100开始接收下一部分内容A2的时间段长度为ΔT。

所述开关控制单元112具有打开或关闭模拟单元116、同步/恢复单元117和数字解调单元118的功能。具体地说，在所述接收设备100接收所需要的内容的同时，所述开关控制单元112保持模拟单元116打开。所述开关控制单元112根据以叠加到广播信号上的形式传输到接收设备100的时间信息来打开或关闭模拟单元116。在这里，所述时间信息是由时间信息提取单元111获得的，并且被发送至开关控制单元112。当同步/恢复单元117处于建立同步并且恢复数据的过程中时，所述开关控制单元112保持同步/恢复单元117打开。在解调单元109解调所需要的内容并且TS解码器110解码所解调的内容的同时，所述开关控制单元112保持数字解调单元118打开。

所述纠错单元113是通过使用多协议封装转发错误集合(Multi-Protocol Encapsulation Forward Error Collection，MPE-FEC)电路来形成的，该电路是为DVB-H标准而添加的纠错电路。所述纠错单元113具有执行诸如RS解码的纠错的功能。所述纠错单元113中具有用于进行块-去交织的存储器。借助于该存储器，所述纠错单元113也能实现执行时间轴变换以便把内容A的部分内容A1、A2、……转换为连续数据的功能。

所述解码单元114是用于解码MPEG-4或者H.264格式的视听数据的解码电路。所述解码单元114具有把已解码的视听数据输出至显示单元115的功能。

所述显示单元115是由诸如用于输出图像的液晶显示板之类的显示器以及用于输出声音的扬声器或者耳机来组成的。因此，所述显示单元115具有根据从解码单元114输出的数据来输出图像和声音的功能。

接下来参考图2描述载波恢复单元106的结构。

如图2所示，所述载波恢复单元106由复多路复用器201、相位误差检测单元210、符号切换单元220、环形滤波器230、符号切换单元240、累加器250和转换表260组成。

所述复多路复用器201具有把从存储器105输出的信号与从转换表260输出的信号(载波)进行复数乘的功能。

所述相位误差检测单元210具有如下功能：根据从复多路复用器201输出的复信号来检测从存储器105输出的信号和从转换表260输出的载波之间在频率和相位方面的差异，并且输出表明所述差异的值。

所述符号切换单元220具有如下功能：响应来自解调控制单元108的指令，确定从相位误差检测单元210输出的差值在正号和负号之间的符号。

所述环形滤波器230是根据完全积分构造的滤波器，并且由增益设置器231和232、加法器233和235、D锁存器234和锁定检测单元236构成。增益设置器232把所述差值与预先确定的数值相乘。由加法器233和D锁存器234构成的累加器对相乘的差值进行积分。所述增益设置器231把其符号由符号切换单元220确定的差值与预先确定的数值相乘。然后，所述加法器235把由累加器获得的积分差值与增益设置器231获得的已相乘差值相加，并且把相加的结果输出到符号切换单元240和锁定检测单元236。所述锁定检测单元236具有如下功能：如果在一个预定时间段内，从加法器235输出的结果的值方面的变化不大于一个预定值，就断定所述载波恢复单元106被锁定(建立起同步)。在开始接收下一部分内容时，所述D锁存器234中的数据被重置。

所述符号切换单元240具有如下功能：响应来自解调控制单元108的指令，确定从环形滤波器230输出的数据在正号和负号之间的符号。

由加法器251和D锁存器252构成的累加器250具有如下功能：将符号切换单元240输出的信号进行积分，由此执行从瞬时频率向瞬时相位的变换。

所述转换表260是用于把累加器250输出的相位转换为余弦波和正弦波的值，由此生成复载波的表。

接下来参考图3中的框图来描述时钟信号恢复单元107的结构。

所述时钟信号恢复单元107由内插滤波器300、相位误差检测单元310、符号切换单元320和340、环形滤波器330和内插系数生成单元350构成。在这里，当所述信号经模数转换而转换为数字数据时，所述ADC 103按照与信号传输唯一的时钟信号无关的时钟信号来采样所传输的信号(例如，码元速率或者FFT频率)，其中的数字数据将被存储在存储器105中。因此，所述采样速率需要改变，从而与信号传输时钟信号同步。因此，所述时钟信号恢复单元107具有如下功能：通过根据数字信号处理在样本之间执行内插操作来生成与所需要的时钟信号同步的接收信号序列。

所述内插滤波器300具有执行上述内插操作的功能。所述内插滤波器300根据从载波恢复单元106输出的信号和从内插系数生成单元350输出的信号来生成内插数据。

所述相位误差检测单元310具有如下功能：检测输入信号和在其中生成的时钟信号之间的相位差，并且把表明所述相位差的值输出至符号切换单元320。

所述符号切换单元320具有如下功能：响应来自解调控制单元108的指令，确定从相位误差检测单元310输出的差值在正号和负号之间的符号。

所述环形滤波器330由增益设置器331和332、加法器333和335、D锁存器334和锁定检测单元336构成。增益设置器332把所述差值与预先确定的数值相乘。由加法器333和D锁存器334构成的累加器将相乘的差值进行积分。所述增益设置器331把其符号由符号切换单元320确定的差值与预先确定的数值相乘。然后，所述加法器335把由累加器获得的积分值与增益设置器331获得的已相乘值相加，并且把相加的结果输出到符号切换单元340和锁定检测单元336。所述锁定检测单元336具有如下功能：如果在一个预定时间段内，从加法器335输出的结果的值方面的变化不大于一个预定值，就断定所述时钟信号恢复单元107被锁定(建立起同步)。在开始接收下一部分内容时，所述D锁存器334中的数据被重置。

所述符号切换单元340具有如下功能：响应来自解调控制单元108的指令，确定从环形滤波器330输出的数据在正号和负号之间的符号。

所述内插系数生成单元350具有如下功能：根据从符号切换单元340输出的值，通过校正ADC 103的信号传输和采样频率的码元速率和FFT频率之间的比值来确定内插时序和内插系数。所述内插系数生成单元350还具有如下功能：根据所确定的内插时序，在保持其时序的同时削去(thinning)ADC 103的采样时钟信号，从而使采样时钟信号变得与信号传输的码元速率和FFT频率同步。这样，由解调单元109等等执行的后续操作可以按照由内插系数生成单元350生成的时钟信号来执行。

<操作>

接下来参考图6中所示的时序图来描述涉及第一实施例的接收设备100的操作。

图6A示出了基于时分复用发射的信号的示例。正如从图6A所看到那样，通过使用时分复用并按照这样一种方式来发射多个内容，所述方式为：按顺序发射内容A的部分内容A1、内容B的部分内容B1、内容C的部分内容C1、部分内容A2、B2和C2、……。在这里，假设用户希望观看内容A。因此，所述接收设备100接收内容A的部分内容A1、A2、……。从接收设备100完成对部分内容A1的接收开始到接收设备100开始接收下一部分内容A2的时间段具有持续期间ΔT。在这里，表明持续期间ΔT的信息在叠加在对应于部分内容A1的信号上的状态被传输到接收设备100。

图6B举例说明了打开和关闭模拟单元116的时序。图6C举例说明了打开和关闭同步/恢复单元117的时序。图6D举例说明了打开和关闭数字解调单元118的时序。图6E举例说明了每一时间存储器105中的数字数据的量。在图6F中，沿纵轴画出从环形滤波器230和330输出的频率方面的差异，沿横轴画出在部分内容A1中在每一时间被处理的数字数据的位置。当在时间T0和时间T1之间的一个时间点建立同步时，频率方面的差异基本上变为零。在这里，在图6F中，分别画出从时间T1至时间T2的箭头和从时间T2到时间T3的箭头以便更好地理解，但是实际上它们是重叠的。

在接收设备100中，在时间T0打开所述模拟单元116，从而开始经由天线101接收部分内容A1。所述ADC 103以自己的采样速率把所接收的信号转换为数字数据。所述数字数据按照接收信号的顺序被顺序存储在存储器105中。在这里，在调谐器102开始经由天线101接收部分内容A1时(时间T0)，所述开关控制单元112也打开同步/恢复单元117。

所述载波恢复单元106和时钟信号恢复单元107按照所存储的顺序从起始位置开始读取存储在存储器105中的数字数据，并且执行操作来建立同步。为了建立同步，校正在由载波恢复单元106和时钟信号恢复单元107生成的输入信号和载波与时钟信号之间频率和相位方面的差异。例如，如从图6F中的时间T0至时间T1的箭头所示那样，逐渐减小频率方面的差异，并且因此逐渐建立同步。这样，到时间T1，同步得以建立。在时间T0和时间T1之间，所述解调控制单元108把载波恢复单元106和时钟信号恢复单元107的符号切换单元220、240、320和340的符号设置为“正号”。以这种方式，所述符号切换单元220、240、320和340输出没有改变的输入信号。

在这里，从时间T0到时间T1的时间段具有持续期间Tb。假设在第一实施例中，3×Tb≤ΔT。定义这一条件，以便使部分内容A1的解调得以在开始接收下一部分内容A2之前完成，由此可以连续并且有利地显示内容A，并且避免把过量的数字数据存储在存储器105中。

在时间T1，当接收设备100完成对部分内容A1的接收时，所述开关控制单元112关闭模拟单元116。在时间T1，所述解调控制单元108把载波恢复单元106和时钟信号恢复单元107的符号切换单元220、240、320和340的符号设置为“负号”。以这种方式，所述符号切换单元220、240、320和340在将输入信号的符号反转之后将其输出。

响应来自解调控制单元108的指令，当PLL电路被锁定时，所述存储器105按照与存储顺序相反的顺序，从末尾到开始顺序地把对应于部分内容A1的数字数据输出到载波恢复单元106和时钟信号恢复单元107。在这里，由于被设计成在时间上连续地处理数据，所以PLL电路可以按照与存储顺序相同或相反的顺序来处理数据。以这种方式，到所述数字解调单元118开始解调自从时间T0以来所接收的部分内容A1时，可以锁定所述PLL，即便所述PLL在时间T0开始同步建立操作也一样。在这里，在时间T0，打开所述模拟单元116和同步/恢复单元117，而接收设备100开始接收部分内容A1。

在把其上存储的整个数字数据按照与存储顺序相反的顺序输出到PLL之后，响应来自解调控制单元108的指令，在从时间T2到时间T3的时间段期间，存储器105从部分内容A1开始按照存储顺序来输出其上存储的数字数据。同时，所述开关控制单元112打开数字解调单元118，并且所述解调控制单元108把载波恢复单元106和时钟信号恢复单元107的符号切换单元220、240、320和340的符号设置为“正号”。这样，在被锁定的情况下，所述PLL可以跟踪输入信号，所述输入信号是从存储器105按照存储顺序输出的。因此，载波恢复单元106和时钟信号恢复单元107分别生成载波和时钟信号，所述载波和时钟信号被输出到解调单元109。所述解调单元109根据接收到的载波和时钟信号来执行解调。

所述TS解码器110从已解调信号中提取所需要的内容。所需要的内容由纠错单元113进行纠错，并且由解码单元114进行解码，最后输出到包括显示器和扬声器的显示单元115。

所述TS解码器110还把所生成的信号输出至时间信息提取单元111。所述时间信息提取单元111获得时间信息并且把所述时间信息发送到开关控制单元112，其中所述时间信息表明从TS解码器110输出的信号的持续期间ΔT。在这里，假设所述时间信息位于部分内容A1的末尾。在此情况下，当时间信息提取单元111接收所述时间信息时，在时间T0之后，已经过去持续期间为3·Tb的时间段。因此，在开始接收下一部分内容A2以前，如果不考虑数字解调单元118的处理延迟，那么它是ΔT-2·TTb。因此，从时间信息提取单元111发送到开关控制单元112的时间信息表明持续期间ΔT-2·Tb。

根据接收到的时间信息，当持续期间ΔT-2·Tb已经过去时，所述开关控制单元112打开模拟单元116，以便使模拟单元116开始接收部分内容A2。

正如从图6所看到那样，同步/恢复单元117保持打开的时间要比在相关领域中要长。出于对比的目的，图7示出了举例说明常规接收设备中的功能单元的开关控制时序的时序图。正如从图7所看到那样，通常在PLL执行建立同步的操作期间提供具有持续期间Tcap的训练期。所述模拟单元116、同步/恢复单元117以及数字解调单元118在同一时间T0全部打开，在部分内容A1的接收结束的同一时间关闭。所述持续期间Tcap是根据接收环境改变的，但是在大多数情况下，基本上设置为与持续期间Tb相同。正如图6和7之间的比较所表明的那样，在所述接收设备100中同步/恢复单元117的工作时间要比在常规的接收设备中长一个时间段，这个时间段为PLL跟踪从存储器105与存储顺序相反地输出的数字数据的时间段的持续期间。另一方面，在接收设备100中模拟单元116打开的时间段要短一个持续期间Tcap。因为同步/恢复单元117在更长的时间段内打开，所以看起来所述接收设备100的功耗更高。然而，所述同步/恢复单元117的功耗比模拟单元116的功耗小得多。因此，模拟单元116功耗方面的明显减少总体上可以降低接收设备100的功耗。在这里，当与常规的接收设备比较时，在接收设备100中模拟单元116被打开的时间段基本上是一半。因此，本发明的第一实施例足以降低功耗。

在这里，对应于存储在存储器105中的部分内容A1的数字数据的量随时间而改变，如图6E所示。具体来说，从时间T0到时间T1，由于所接收的信号被顺序转换为数字数据，并且所述数字数据被顺序存储，所以数字数据的量得以增加。这样，在时间T1，对应于整个部分内容A1的数字数据被存储在存储器105中。从时间T1到时间T2，由于PLL跟踪对应于从存储器105反向于存储顺序输出的部分内容A1的数字数据，所以数字数据的量不改变。从时间T2到时间T3，由于对应于部分内容A1的数字数据被顺序读取以便由数字解调单元118解调，并且读取的数字数据被顺序删除，所以数字数据的量减少。

将存储在存储器105中的最大数字数据量表示为M·Tb，这是表示每单位时间所存储的数据量的M和表示从时间T0到时间T1的时间段的持续期间的Tb的乘积。例如，按照20兆赫的采样频率将信号量化成10个比特时，M＝200兆位/秒。在这里，假定Tb＝250毫秒，所述存储器105需要具有至少50兆位的容量。

按照本发明的第一实施例，在用来发射所需要的信号的时间段的开头，打开所述调谐器102以便接收信号。根据所接收的信号，所述接收设备100建立同步，并且还执行解调，如上所述。应注意的是，即便在分别发射部分内容A1和A2的时间段之间存在间隙，也可连续显示和播放部分内容A1和A2，而不关闭。

<第二实施例>

第二实施例不同于第一实施例的地方在于：一旦载波恢复单元106和时钟信号恢复单元107建立同步，所述存储器105就开始反向于存储顺序来把数字数据输出至载波恢复单元106和时钟信号恢复单元107。

<结构>

在第二实施例中，所述接收设备100具有基本上与第一实施例中相同的结构。因此，接下来不会提及所述接收设备100的结构，而是参考图8中所示的时序图来描述涉及第二实施例的接收设备100的操作。

然而，应该注意的是，按照所述第二实施例，图1中所示的解调控制单元108包括用于生成高速时钟信号以便加速处理的电路(不过，此电路在图1中未示出)。

<操作>

图8基本上与图6相同。图8B举例说明了打开和关闭模拟单元116的时序。图8C举例说明了打开和关闭同步/恢复单元117的时序。图8D举例说明了打开和关闭数字解调单元118的时序。图8E举例说明了每一时间所述存储器105中的数字数据量。在图8F中，沿纵轴画出从环形滤波器230和330输出的频率方面的差异，沿横轴画出在部分内容A1中在每一时间被处理的数字数据的位置。图8F是举例说明环形滤波器230和330的输出的示意图。当在时间T1建立同步时，频率方面的差异基本上变为零(当所述箭头水平延长时)。在这里，在图8F中，从时间T1至时间T2的箭头和从时间T2到时间T3的箭头被分别画出，以便更好地理解，但是实际上它们是重叠的。在图8F中，粗体箭头表明以高速时钟信号执行操作的时间段。

所述开关控制单元112在接收部分内容A1的起始时间把模拟单元116和同步/恢复单元117打开。这样，所述接收设备100开始经由天线101接收部分内容A1。所述ADC 103把所接收的信号转换为数字数据，并且把所述数字数据与接收信号的接收时间相关联地存储在存储器105中。响应来自解调控制单元108的指令，所述存储器105把存储的数字数据输出到载波恢复单元106和时钟信号恢复单元107。这样，所述载波恢复单元106和时钟信号恢复单元107执行用于建立同步的操作。在这里，假设在第二实施例中，在时间T1建立同步。应当注意的是，建立同步所需的时间段是根据接收环境改变的。在时间T1，载波恢复单元106和时钟信号恢复单元107的锁定检测单元236和336检测载波恢复单元106和时钟信号恢复单元107被锁定，并且把锁定检测信号输出至解调控制单元108。

当在时间T1接收到锁定检测信号时，所述解调控制单元108把两个PLL的符号切换单元220、240、320和340的符号设置为“负号”。同时，响应来自解调控制单元108的指令，所述存储器105以快S倍的时钟信号，并且从与建立同步的时间相关联的数字数据开始，到开头的数字数据(即，反向于存储顺序)，顺序输出其上存储的数字数据。同步/恢复单元117的PLL以快S倍的时钟信号来跟踪从存储器105反向于存储顺序输出的数字数据。在这里，甚至在存储器105输出数字数据的同时，接收设备100也可经由天线101顺序接收部分内容A1，并且ADC 103把所接收的信号顺序转换为数字数据，并且把所述数字数据存储到存储器105中。

在时间T2，所述存储器105完成对其上存储的数字数据的输出，直到起始位置为止，并且开关控制单元112打开所述数字解调单元118。然后，响应来自解调控制单元108的指令，所述存储器105以快S倍的时钟信号把存储的数字数据以起始数字数据开始，按照存储顺序输出到载波恢复单元106和时钟信号恢复单元107。

从时间T2开始，在被锁定的同时，接收设备100中的PLL以快S倍的时钟信号来跟踪所述输入信号，其中所述输入信号将按照存储顺序从存储器105输出。这样，所述载波恢复单元106和时钟信号恢复单元107分别生成载波和时钟信号。根据生成的载波和时钟信号，所述解调单元109以快S倍的时钟信号从其起始位置开始解调部分内容A1。

在时间T2之后，所述同步/恢复单元117和数字解调单元118以高速时钟信号操作。然而应注意的是，所述解码单元114和显示单元115以正常时钟信号操作。

假设对存储在存储器105中的数字数据的解调是在接收设备100完成对部分内容A1的接收之前完成的。这是因为同步/恢复单元117和数字解调单元118在时间T1和时间T3之间以快S倍的时钟信号操作。在时间T3之后，由于接收设备100按照与正常接收设备相同的方式来操作，所以同步/恢复单元117和数字解调单元118以正常时钟信号操作。具体来讲，由接收设备100接收到的信号通过ADC103转换为数字数据，并且所述数字数据被解调，而不将其临时存储到存储器105中。所解调的数据要经过适当的操作，以便由显示单元115输出构成部分内容A1的图像和声音。

在第二实施例中，从时间T0至时间T1的时间段具有用于建立同步的持续期间T1。在时间T1和时间T3之间，所述同步/恢复单元117以通过解调控制单元108生成的高速时钟信号来操作。此高速时钟信号是原始处理时钟信号的S倍。在此情况下，从时间T1至时间T2的时间段(在此期间，所述PLL跟踪从存储器105中反向于存储顺序输出的数字数据)具有持续期间Tr＝TL/S，并且从时间T2到时间T3的时间段(在此期间，数字解调单元118解调从存储器105输出的数字数据)具有持续期间Tf＝(TL/S){(S+1)/(S-1)}。从时间T3到时间T4，所述数字解调单元118以实际传输速率实时地执行解调。从T3到时间T4的时间段具有持续期间Tn＝Tb-TL-Tr-Tf。在第二实施例中，为了在接收设备100完成对部分内容A1的接收以前完成对存储在存储器105中的整个数字数据的解调，需要满足条件Tb＞TL{1+1/S+(S+1)/(S·(S-1))}。

按照所述第二实施例，存储在存储器105中的数字数据的量如图8E所示那样来变化。从时间T0开始，对应于部分内容A1的数字数据存储得越来越多。时间T2之后，由于数字解调单元118开始从起始位置开始解调从存储器105输出的数字数据，所以数字数据从存储器105中被顺序删除。结果，在时间T3，没有数字数据存储在存储器105中。时间T3之后，由于早已建立同步，所以对应于部分内容A1的数字数据被解调，而不将其存储到存储器105中。在这里，将存储在存储器105中的最大数字数据量表示为M·TL(1+1/S)，M表示每单位时间存储的数字数据量。例如，当信号按照20兆赫的采样频率量化成10个比特时，M＝200兆位/秒。在这里，假定TL＝50毫秒并且S＝2，所述存储器105需要具有至少15兆位的容量。

如在第一实施例中那样，所述时间信息提取单元111根据处理延迟来校正所提取的表明ΔT的时间信息，并且所述开关控制单元112使用校正后的时间信息。

图9举例说明了尽管使用高速时钟信号，但是在接收设备100完成接收部分内容A1之前，存储在存储器105中的数字数据的解调仍没有完成的情况。如图9所示，即便PLL以高速时钟信号跟踪数字数据，当接收设备100完成对部分内容A1的接收时，存储在存储器105中的数字数据的解调在时间T3以前仍未完成。在此情况下，在时间T3和时间T4之间，从存储器105中读取对应于部分内容A1的其余数字数据并且以正常时钟信号进行解调。在这里，在时间T3和时间T4之间使用正常时钟信号而不是高速时钟信号，这是因为高速时钟信号需要较高的功耗。

<第三实施例>

就下列特征而言，第三实施例不同于第一和第二实施例。一旦建立了同步，所述接收设备100就稳定地接收信号，解调对应于所接收的信号的数字数据，并且存储所解调的数字数据。一旦完成对部分内容A1的接收，所述接收设备100就解调那些在建立同步以前已经存储在存储器105中的数字数据。根据这些已解调的数字数据连同建立同步之后的已解调数字数据，所述接收设备100显示部分内容A1。

<结构>

把第三实施例与第一和第二实施例进行比较，对纠错单元113中的存储器的使用方式不同。建立同步之后，所述接收设备100实时解调所接收的信号。在这里，使用用于在纠错单元113中去交织的存储器来存储实时解调的信号以及在建立同步以前被接收的信号，并且在完成部分内容A1的接收之后被解调。图4示出了纠错单元113的功能结构。

如图4所示，所述纠错单元113由写电路401、存储器402、读电路403和RS解码器404构成。

所述写电路401具有如下功能：把从TS解码器110输出的数字数据写入存储器402，以便临时存储数字数据。

所述存储器402具有如下功能：存储由写电路401写入的数据，换言之，存储通过解调由接收设备100接收到的信号而获得的数据。

所述读电路403具有从起始位置正向读取存储在存储器402中的数据的功能。

所述RS解码器404具有如下功能：对从读电路403输出的信号执行RS解码，并且把RS解码后的信号输出到解码单元114。

在第三实施例中，接收设备100的其它功能单元与第一实施例中的相同，因此不再描述。

<操作>

接下来参考图10中所示的时序图来描述涉及第三实施例的接收设备100的操作。

在时间T0，当接收设备100开始接收部分内容A1时，所述开关控制单元112打开模拟单元116和同步/恢复单元117。这样，所述调谐器102经由天线101接收信号，并且ADC 103把所接收的信号转换为数字数据。所述数字数据与接收信号的时间相关联地被顺序存储在存储器105中。

存储在存储器105中的数字数据被顺序输出到载波恢复单元106和时钟信号恢复单元107。这样，所述载波恢复单元106和时钟信号恢复单元107的每个中的PLL执行用于建立同步的操作。在于时间T1建立同步之后，解调通过转换所接收的信号而获得的数字数据，而不将其存储在存储器105中。在这里，当从锁定检测单元236和336接收锁定检测信号时，所述开关控制单元112打开数字解调单元118。

在时间T1和时间T2之间，不把通过转换对应于部分内容A1的信号而获得的数字数据存储到存储器105中，而是通过数字解调单元118来实时解调。通过写电路401把已解调的数据写入纠错单元113的存储器402中，作为对应于从时间T1到时间T2的时间段的数据。稍后描述如何把已解调数据写入存储器402中。

当当前时间变为时间T2，并当接收设备100完成对部分内容A1的接收时，所述开关控制单元112关闭模拟单元116和数字解调单元118。

随后，所述解调控制单元108把载波恢复单元106和时钟信号恢复单元107的符号切换单元220、240、320和340的符号设置为“负号”。此外，所述解调控制单元108命令存储器105反向于存储顺序从对应于时间T1的数字数据开始把其上存储的数字数据输出到载波恢复单元106和时钟信号恢复单元107，直到对应于时间T0的数字数据为止。此外，所述解调控制单元108命令载波恢复单元106和时钟信号恢复单元107中的PLL跟踪从存储器105反向于存储顺序输出的数字数据，同时保持同步。

在时间T3，所述存储器105完成对其上存储的数字数据的输出，直到起始位置。同时，所述解调控制单元108把载波恢复单元106和时钟信号恢复单元107的符号切换单元220、240、320和340的符号设置为“正号”。此外，所述开关控制单元112打开数字解调单元118。

然后，所述解调控制单元108命令存储器105按照存储顺序(即，从对应于时间T0的数字数据到对应于时间T1的数字数据)向载波恢复单元106和时钟信号恢复单元107输出其上存储的数字数据。根据输出的数字数据，所述载波恢复单元106和时钟信号恢复单元107分别生成载波和时钟信号。根据生成的载波和时钟信号，所述解调单元109执行解调。根据从解调单元109输出的信号，所述TS解码器110提取所需要的内容。然后，把所需要的内容写入纠错单元113的存储器402中，作为对应于从时间T3到时间T4的时间段的数据。因此，对应于整个部分内容A1的已解调数据已经被写入存储器402中，并且因此能够进行去交织。此后，通过RS解码器404对所述已解调数据进行RS解码，通过解码单元114对其进行解码并且将其显示在显示单元115上。以这种方式，能够显示所述部分内容A1而不断开，它的各个部分按顺序显示。

图5A包括举例说明如何向第三实施例中的存储器402写入或从中读取已解调数据的示意图。假设存储器402按照二维布局存储数据。按照第三实施例，根据写电路401的地址控制，在时间T1和时间T2之间，写入由数字解调单元118解调的数据，如数据写入视图501中所示的由从T1到T2的箭头所示那样。在时间T3和时间T4之间，由数字解调单元118来解调在建立同步以前被存储在存储器105中的数字数据，并且如视图501中从T3到T4的箭头所示那样被写入。根据读电路403的地址控制，沿行方向从左上至右下来读取对应于整个部分内容A1的已解调数据，如数据读取视图502所示那样。

图5B出于对比目的示出了如何按照第一和第二实施例向存储器402写入或从中读取已解调数据。按照第一实施例，所述数字数据在时间T2和时间T3之间被解调，并且按照第二实施例在时间T2和时间T4之间被解调。把已解调数据沿列方向从左上至右下来写入，如数据写入视图511中的箭头所示那样。根据读电路403的地址控制，沿行方向从左上至右下来顺序读取存储在存储器402的已解调数据，如数据读取视图512中的箭头所示那样。

图10E举例说明了在第三实施例中，存储器105中的数字数据的量的变化。如图10E所示，在时间T0和时间T1之间，所述数字数据被越来越多地存储在存储器105中。在时间T1和时间T2之间，存储器105中的数字数据的量不增加，这是因为所接收的信号被转换为数字数据，并且所述数字数据被解调，而不将其存储在存储器105中。在时间T2和时间T3之间，存储器105中的数字数据的量没有变化，这是因为所述PLL跟踪从存储器105反向于存储顺序输出的数字数据。在时间T3和时间T4之间，解调所存储的数字数据。这样，从其存储部分内容A1的起始位置的区域开始，所述存储器105越来越空。因此，在时间T4，对应于部分内容A1的整个数据已经从存储器105中被删除。当M表示每单位时间所存储的数据量时，待存储在存储器105中的最大数字数据量表示为M·TL。例如，当信号按照20兆赫的采样频率量化成10个比特时，M＝200兆位/秒。在这里，假定TL＝50毫秒，所述存储器105需要具有至少10兆位的容量。

如在第一实施例中那样，所述时间信息提取单元111根据处理延迟来校正表明ΔT的提取出的时间信息，并且所述开关控制单元112使用校正后的时间信息。

<修改举例>

本发明不局限于上述实施例，而是包括下列修改举例。

(1)按照上述实施例，所述接收设备100是一种用于多载波传输，例如DVB-H标准的接收设备。然而，所述接收设备100可以是用于单载波传输的接收设备。

(2)按照上述实施例，所述解调是使用PLL电路进行的。然而，也可以使用能根据所需要的信号建立同步并且执行解调的其它类型的电路来实现所述接收设备100，而不是PLL电路。

(3)按照所述第二实施例，当PLL跟踪从存储器105反向于存储顺序输出的数字数据以便恢复数字数据时，在其锁定的情况下，使用高速处理时钟信号。然而，作为选择，也可以使用正常时钟信号，只要对部分内容的所有必要处理过程在接收到下一部分内容之前完成即可。

(4)按照上述实施例，在时间T1建立同步。然而，由于不良的接收环境，该步骤未必能够实现。为了处理该问题，可以在时间T0以前一点点打开所述调谐器102。

(5)涉及上述实施例的接收设备100的每一个功能单元均可以通过使用诸如大规模集成电路(LSI)和超大规模集成电路(VLSI)的整个或者部分电路来实现。作为选择，每一功能单元可以通过使用多个LSI、一个或多个LSI的组合以及不同类型的电路等等来实现。

(6)上述具体实施方式只是提及开关控制单元112打开和关闭模拟单元116、同步/恢复单元117和数字解调单元118。具体来讲，此功能可以根据提供给电源线的电气控制开关的打开和关闭，基于集成电路(IC)或者LSI中电阻的配置于正常和功耗节省模式之间切换，终止LSI的操作时钟信号等方式来通过电源控制得以实现。此外，所述开关控制单元112还打开和关闭形成每一个上述功能单元的一个或多个电路的部分。

(7)按照上述实施例，PLL中的数据，即，载波恢复单元106和时钟信号恢复单元107的D锁存器234和334中的数据在接收起始时间T0被重置。然而，所述PLL可以开始操作来建立同步，同时在结束对先前部分内容的接收时保持数据存储在D锁存器234和334中。以这种方式，在同步建立操作期间所检测到的频率和相位方面很可能只存在微小差异。因此，同步在更短时间段内得以建立。

(8)按照上述实施例，所述数字解调单元118在所述PLL跟踪从存储器105反向于存储顺序输出的数字数据的时间段期间(即，在第一和第二实施例中的时间T1和时间T2之间以及在第三实施例中的时间T2和时间T3之间)被关闭。然而，即便在上述时间段，数字解调单元118中的解调单元109中的FFT电路和用于判断在频域内是否已经建立同步的同步判断单元(两者在附图中均未示出)可以供电以便进行操作。以这种方式，在上述时间段内，能够检测到帧同步，并且能够解码传输多路复用配置控制(Transmission MultiplexingConfiguration Control，TMCC)信号和传输参数信令(TransmissionParameter Signalling，TPS)信号。按照此结构，在第一和第二实施例中到时间T2并且在第三实施例中到时间T3就可以建立帧同步并且解码传输参数。因此，所述解调单元109能够在更短时间段内完成对数字数据的解调，其中所述数字数据是按照存储顺序从存储器105输出的。

(9)简而言之，按照上述实施例，所述模拟单元116在时间T0被打开，此时，接收设备100开始接收部分内容A1。然而，所述模拟单元116实际需要在时间T0之前、到AGC 104的同步引入时间(大约几十毫秒)被打开。

(10)按照上述实施例，输入信号是按照载波恢复单元106和时钟信号恢复单元107的顺序被处理的。然而，由于载波恢复单元106和时钟信号恢复单元107彼此独立地执行操作，所以该顺序可以相反。

(11)上述具体实施方式没有对存储器105中的空区域做出特定说明，其随着解调的进行而增加。然而，存储器105中的这种空区域可用来支持解调单元109执行的解调。

(12)能够应用本发明来实现一种接收操作，以便只监控循环插入沿时间轴连续的内容中的标志。这种接收操作能够用来实现这样一种标志监控功能，该功能能够在例如电池供电的移动电话中持续较长时间。具体来讲，所述接收操作使接收器能够只在基于时分复用发射包括标志的信号的时间段期间被打开。在这类时分复用信号接收的情况下，只有包括标志的信号需要被解调。换言之，沿时间轴连续的信号不必被解调。如果把这种接收操作与例如第一实施例结合，那么包括标志的信号能够在从时间T1到时间T2的时间段被解调，所述PLL使用该时间段来跟踪从存储器105中反向于存储顺序输出的数字数据。以这种方式，最初在时间T2和时间T3之间执行的解调过程可以省略。

工业实用性

本发明能够提供一种用于移动电话等等的接收设备，所述接收设备用于接收通过使用时分复用发射的广播。

Claims (9)

1.一种接收设备，用于接收承载基于时分复用发射的信号串的广播波，所述信号串包括通过使用预先确定的调制方法来数字调制所需要的信号而生成的调制信号，所述接收设备包括：

接收单元，用于只在用来发射所述调制信号的时间段期间接收所述广播波，并且产生模拟输入信号；

输入流生成单元，用于通过把所述接收单元生成的所述输入信号进行模数转换来生成输入流；

存储单元，用于存储所述输入流；以及

解调单元，用于通过使用对应于所述预先确定的调制方法的解调方法来解调存储在所述存储单元中的所述输入流，以便获得所述需要的信号。

2.如权利要求1所述的接收设备，其中

所述存储单元存储与所述接收单元生成所述输入信号时的生成时间相关联的所述输入流，

所述解调单元包括：

PLL单元，用于基于所述输入流来生成载波和时钟信号；

数字解调单元，用于通过使用由所述PLL单元生成的所述载波和时钟信号来执行解调，以便获得所述需要的信号；以及

解调控制单元，用于控制所述存储单元和PLL单元，从而执行第一、第二和第三步骤，

在所述第一步骤中，所述存储单元以所述输入流的起始为开始，按照所述生成时间的顺序把所述输入流输出至所述PLL单元，从而使所述PLL单元基于从所述存储单元输出的所述输入流来执行建立同步的操作，

在所述PLL单元建立所述同步时开始或者在这之后开始的所述第二步骤中，所述存储单元按照所述生成时间的相反顺序输出所述输入流，直到所述起始，从而使所述PLL单元在保持所述同步的情况下跟踪所述输入流，并且

在所述第三步骤中，所述存储单元以起始为开始，按照所述生成时间的顺序输出所述输入流，从而使所述PLL单元在保持所述同步的情况下生成所述载波和时钟信号，并且所述数字解调单元基于所述载波和时钟信号来执行所述解调，以便获得所述需要的信号。

3.如权利要求2所述的接收设备，其中

所述第二步骤是在所述PLL单元于所述第一步骤中建立所述同步时开始的。

4.如权利要求3所述的接收设备，其中

所述解调单元还包括：

高速时钟信号生成单元，用于生成比正常速率快的高速时钟信号，并且

在所述第二步骤中，所述PLL单元以所述高速时钟信号生成单元生成的所述高速时钟信号工作，并且在所述第三步骤中，所述PLL单元和数字解调单元以所述高速时钟信号工作。

5.如权利要求4所述的接收设备，其中

在所述第三步骤中，如果存储在所述存储单元中的整个输入流在所述接收单元完成对所述调制信号的接收以前由所述数字解调单元进行解调，那么随后由所述接收单元生成的输入信号被模数转换为输入流，并且通过所述数字解调单元来解调所述输入流，而不将该输入流存储到所述存储单元中。

6.如权利要求2所述的接收设备，还包括：

开关控制单元，用于适当地打开或者关闭所述接收单元、PLL单元、数字解调单元。

7.如权利要求2所述的接收设备，其中

所述解调单元还包括：

存储单元，用于存储由所述数字解调单元获得的所述需要的信号，

在所述PLL单元于所述第一步骤中建立所述同步的时间以前，将所述接收单元生成的输入信号模数转换为输入流，并且把所述输入流存储到所述存储单元中，

在所述PLL单元于所述第一步骤中建立所述同步的时间之后，将所述接收单元生成的输入信号模数转换为输入流，由所述数字解调单元解调所述输入流，而不将该输入流存储到所述存储单元中，由此获得所述需要的信号的一部分，并且把所获得的所述需要的信号的一部分存储到所述存储单元中，并且

在所述接收单元完成对所述调制信号的接收之后，通过所述第二和第三步骤，所述数字解调单元解调在所述PLL单元建立所述同步的时间以前存储在所述存储单元中的所述输入流。

8.一种用于接收设备的接收和解调方法，所述接收设备用于接收承载基于时分复用发射的信号串的广播波，所述信号串包括过使用预先确定的调制方法来数字调制所需要的信号而生成的调制信号，其中

只在用来发射所述调制信号的时间段期间接收所述广播波，并且生成模拟输入信号，

通过对所述输入信号进行模数转换来生成输入流，

存储所述输入流，并且

通过使用对应于所述预先确定的调制方法的解调方法来解调存储在所述存储单元中的所述输入流，以便获得所述需要的信号。

9.一种安装在接收设备中的集成电路，所述接收设备用于接收承载基于时分复用发射的信号串的广播波，所述信号串包括通过使用预先确定的调制方法来数字调制所需要的信号而生成的调制信号，所述集成电路包括：

接收单元，用于只在用来发射所述调制信号的时间段期间接收所述广播波，并且产生模拟输入信号；

输入流生成单元，用于通过把所述接收单元生成的所述输入信号进行模数转换来生成输入流；

存储单元，用于存储所述输入流；以及

解调单元，用于通过使用对应于所述预先确定的调制方法的解调方法来解调存储在所述存储单元中的所述输入流，以便获得所述需要的信号。

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