CN1941175B - 存储元件和存储器 - Google Patents

Abstract

本发明涉及一种存储元件，包括：存储层，其基于磁体的磁化状态保持信息；上被钉扎磁层，设置在该存储层上，其间有上中间层；以及下被钉扎磁层，设置在该存储层下，其间有下中间层，其中该上中间层和下中间层之一是形成隧穿势垒的绝缘层；另一个中间层是包括绝缘层和非磁导电层的叠层；且通过使电流沿所述叠层方向流过所述存储元件来改变所述存储层的磁化方向，从而能够在该存储层上记录信息。

Description

存储元件和存储器

技术领域

本发明涉及存储元件和包括该存储元件的存储器，该存储元件包括用于将磁化状态存储作为信息的存储层和其磁化方向被钉扎的被钉扎磁层，存储层的磁化方向通过施加电流而改变。本发明适用于非易失性存储器。

背景技术

在诸如计算机的信息装置中，高速运行且具有高密度的DRAM已经广泛用作随机存取存储器。然而，DRAM是易失性存储器，当断开电源时其丢失所存储的信息。因此，需要即使断开电源也不会丢失所存储信息的非易失性存储器。

作为有前景的非易失性存储器，利用磁材料的磁化记录信息的磁随机存取存储器(MRAM)已经引起注意，且其研发已取得进展(例如参考2001年2月12日的Nikkei Electronics第164-171页(非专利文献1))。

在MRAM中，两种地址配线(字线和位线)彼此基本垂直地布置，磁存储元件设置在这些地址配线的各交叉处。当容许电流流过每个地址配线时，磁存储元件的磁层的磁化通过每个地址配线产生的电流感生磁场而被反转，从而记录信息。

图5是已知MRAM的示意性透视图。

如图5所示，在诸如硅衬底的半导体衬底110的各部分中设置构成用于选择存储单元的选择晶体管的漏区108、源区107和栅电极101，所述部分由元件隔离层102隔离。

此外，在栅电极101上设置向图背面延伸的字线105。

漏区108设计为在行方向上由两个相邻的选择晶体管共享，配线109连接到漏区108。

在字线105和位线106之间设置具有存储层的磁存储元件103，该存储层的磁化方向经历反转，该位线106在磁存储元件103上沿行方向延伸。例如，磁存储元件103由磁隧道结元件(MTJ元件)构成。

此外，磁存储元件103通过沿水平方向延伸的旁路线(bypass line)111和沿垂直方向延伸的接触层104电连接到源区107。

通过使电流流过每个字线105和位线106，将电流感生磁场施加到磁存储元件103，因此磁存储元件103的存储层的磁化方向被反转从而能够记录信息。

在诸如MRAM的磁存储器中，为了稳定地保持所记录的信息，记录信息的磁层(存储层)需要具有一定的矫顽力。

同时，为了重写所记录的信息，需要使特定量的电流流过地址配线。然而，随着构成MRAM的元件尺寸减小，地址线变细，结果，难以使足够量的电流流过。

在这些情况下，已经注意到一种存储器，其具有利用通过自旋注入导致的磁化反转的结构，作为其中可以通过小量电流反转磁化的结构(例如参考日本未审专利申请公开No.2003-17782(专利文献1))。

在通过自旋注入导致的磁化反转中，通过将已经穿过第一磁体并自旋极化的电子注入到第二磁体中，可以使磁化反转发生在第二磁体中.

例如，在巨磁致电阻元件(GMR元件)或磁隧道结元件(MTJ元件)中，通过使电流沿垂直于元件平面的方向流过元件，可以反转至少一些磁层的磁化方向。

由自旋注入引起的磁化反转的优点在于，即使元件的尺寸减小，也可以在不增大电流水平的情况下实现磁化反转。

图3是具有利用自旋注入引起的磁化反转的结构的存储器的示意性透视图，图4是图3所示存储器的剖视图。

如图3和4所示，在诸如硅衬底的半导体衬底60的各部分中设置漏区58、源区57和栅电极51，其构成用于选择存储单元的选择晶体管，所述部分通过元件隔离层52隔开。栅电极51还用作向背面延伸的字线。

漏区58设计为在行方向上由两个相邻选择晶体管共享，配线59连接到漏区58。

在源区57和位线56之间设置具有存储层的存储元件53，存储层的磁化方向通过自旋注入而被反转，位线56在存储元件53上沿行方向延伸。

例如，存储元件53由磁隧道结元件(MTJ元件)构成。参考图4，附图标记61和62每个表示磁层。磁层61和62中的一个是其磁化方向被钉扎的被钉扎磁层，另一磁层是自由磁层，即其中磁化方向被改变的存储层。

此外，存储元件53分别通过上和下接触层54连接到位线56和源区57。这样，通过使电流穿过存储元件53，可以通过自旋注入反转存储层的磁化方向。

具有利用自旋注入引起的磁化反转的结构的存储器的特征在于，与图5所示的已知MRAM相比可以简化器件结构。

另一优点在于，通过利用自旋注入引起的磁化反转，与其中磁化通过外磁场被反转的已知MRAM相比，即使元件尺寸进一步减小，写电流的量也不会增大。

在具有利用自旋注入引起的磁化反转的结构的存储器中，为了进一步抑制功耗，需要通过改善自旋注入效率来降低输入电流的量。

此外，为了增大读信号的强度，需要确保大的磁致电阻变化率，为此，有效的是设置隧穿势垒层作为与存储层的两个表面接触的中间层。

在这种情况下，考虑到势垒层的耐压极限，还需要在自旋注入期间降低电流量。

为了在自旋注入期间降低电流量，提出了一种结构，其中存储元件设计为包括以下叠层：被钉扎磁层/中间层/存储层/中间层/被钉扎磁层，其中设置在存储层上面和下面的被钉扎磁层的磁化方向彼此相反(参考美国专利申请No.2004/0027853(专利文献2)和日本未审查专利申请公开No.2004-193595(专利文献3))。

在专利文献2等中，可以看出通过使上和下被钉扎磁层的磁化方向彼此相反可以使自旋注入效率加倍。

发明内容

在上述专利文献2和3中，使用非磁导电层或用作隧穿势垒层的绝缘层作为中间层。即，存储层下面的下中间层和存储层上面的上中间层的可能组合有以下四种组合：导电层/导电层，导电层/绝缘层，绝缘层/导电层，绝缘层/绝缘层。

在自旋注入现象中，已经理论上导出通过下面的表达式1可以给出引起磁化反转的阈值电流.如果使用该表达式，则理论上计算出阻尼常数的增加导致阈值电流的增加(参考2000年Phys.Rev.B第62卷第570页J.Z.Sun的文章).

$\mathrm{Ic}=\frac{1}{\mathrm{\η}}\left(\frac{2e}{h}\right)\frac{\mathrm{\α}}{\left|\cos \mathrm{\φ}\right|}\left(a^2{I}_m{H}_k{M}_s\right)(1+\frac{2\mathrm{\π}{M}_s}{H_k}+\frac{H}{H_k})$ (表达式1)

其中，α是存储层的阻尼常数，H_k是存储层的单轴各向异性磁场，M_s是存储层的饱和磁化，η是自旋注入系数。

当专利文献2等提出的结构投入实践时，与存储层接触的中间层和被钉扎磁层由于所谓的“自旋泵浦(spin pumping)”现象而影响存储层的阻尼常数。已经报道了存储层的阻尼常数通过构成中间层和被钉扎磁层的材料而增大(例如参考2002年Phys.Rev.B第66卷第224403页Yaroslav等人的文章)。

具体地，当中间层之一由非磁导体构成时，在存储层的阻尼常数增大的影响下，阈值电流不会减小。

相反，当隧道绝缘层用作各中间层时，不存在自旋泵浦的影响，因此存储层的阻尼常数不增大。

然而，发生了磁致电阻效应减小的问题。

在上和下被钉扎磁层的磁化方向彼此反平行设置的情况下，如专利文献2中，满足关系θ1＝180°-θ2，其中θ1是存储层磁化方向和一被钉扎磁层磁化方向之间的相对角度，θ2是存储层磁化方向和另一被钉扎磁层磁化方向之间的相对角度。

利用被钉扎磁层的磁化方向和存储层的磁化方向之间的角度θ，由表达式MR＝Rs+ΔRx(1-cosθ)/2给出磁致电阻MR。在表达式中，ΔRx项表示根据存储层的磁化方向而改变的分量，即由磁致电阻效应引起的电阻变化。

然而，由于cosθ2＝cos(180°-θ1)＝-cosθ1，因此由磁致电阻效应引起的电阻改变在上和下被钉扎磁层之间相反，由此抵消了磁致电阻效应。

即，当隧道绝缘层用作两个中间层时，由于抵消而减小了磁致电阻效应，结果减小了读输出，这是不利的。

由于上述问题，虽然专利文献2等中提出的结构制造简单，但未提高自旋注入效率。根据层结构，可以增大存储层的阻尼常数，结果降低了自旋注入效率或减小了读输出。

根据本发明的实施例，提供一种存储元件和包括该存储元件的存储器，该存储元件中通过提高自旋注入效率可以减小用于写入的电流。

根据本发明一实施例的存储元件包括基于磁体的磁化状态保持信息的存储层、设置在该存储层上且其间有上中间层的上被钉扎磁层。以及设置在该存储层下且其间有下中间层的下被钉扎磁层，其中上中间层和下中间层之一是形成隧穿势垒的绝缘层，另一中间层是包括绝缘层和非磁导电层的叠层，该存储层的磁化方向通过使电流沿叠层方向流经该存储元件而改变，从而能够在该存储层上记录信息，其中该上中间层和该下中间层之一的所述非磁导电层由包括选自含有Mg、Al、Si、Ge、Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W、Ag和Au的组的元素或者两种或更多种这些元素的合金作为主要成分的材料构成。

根据本发明另一实施例的存储器包括存储元件，该存储元件包括基于磁体的磁化状态保持信息的存储层、以及彼此横跨的第一配线和第二配线，其中该存储元件具有根据上述本发明实施例的存储元件的结构，该存储元件设置在该第一配线和第二配线的交叉点附近并置于该第一配线和第二配线之间，电流通过该第一和第二配线沿叠层方向流过该存储元件.

根据本发明的实施例，该存储元件包括基于磁体的磁化状态保持信息的存储层、设置在该存储层上且其间有上中间层的上被钉扎磁层、以及设置在该存储层下且其间有下中间层的下被钉扎磁层，其中通过使电流沿叠层方向流过该存储元件来改变存储层的磁化方向，从而能够在存储层上记录信息。因此，通过使电流沿叠层方向流过，可以通过自旋注入来记录信息。

此外，该上中间层和下中间层之一是形成隧穿势垒的绝缘层，另一中间层是包括绝缘层和非磁导电层的叠层。因此，可以提高自旋注入效率并获得满意的磁致电阻效应。

即，由于中间层之一是形成隧穿势垒的绝缘层，因此在包括该中间层以及夹持该中间层的存储层和被钉扎磁层的第一磁致电阻元件中，可以获得高磁致电阻效应。

此外，由于另一中间层是包括绝缘层和非磁导电层的叠层，因此在包括该中间层以及夹持该中间层的存储层和被钉扎磁层的第二磁致电阻元件中，自旋注入效率由于绝缘层的存在而可以提高，且与第一磁致电阻元件相比，也可以满意地降低磁致电阻效应。

因此，通过层叠由上中间层和下中间层形成的磁致电阻元件，可以提高自旋注入效率，并且通过抑制由于上和下磁致电阻元件的磁致电阻效应的抵消而导致的整个存储元件的磁致电阻效应的降低，还可以获得高磁致电阻效应。

因此，通过改善自旋注入效率，可以减小用于反转存储层磁化方向的电流(阈值电流)。此外，由于高磁致电阻效应而增大了电阻的改变率(MR率)，因此可以增大读信号的强度。

根据本发明的实施例，存储器包括存储元件，该存储元件包括基于磁体的磁化状态保持信息的存储层、以及彼此横跨的第一配线和第二配线，其中该存储元件具有根据上述本发明实施例的存储元件的结构，该存储元件设置在该第一配线和第二配线的交叉点附近并置于该第一配线和第二配线之间，电流通过该第一和第二配线沿叠层方向流过该存储元件。因此，通过使电流经第一和第二配线沿叠层方向流过该存储元件，可以通过自旋注入记录信息。

此外，由于自旋注入，可以减小用于反转存储元件的存储层磁化方向的电流(阈值电流)，并且还能获得满意的读信号强度。

根据本发明的实施例，通过提高自旋注入效率，可以减小用于记录信息的电流。由此，可以降低整个存储器的功耗。因此，可以获得过去不能得到的低功耗存储器。

此外，由于通过增大电阻的变化率(MR率)可以增大读信号的强度，因此可以获得足够的操作裕度，并且可以无误差地操作存储元件。因此，可以获得操作稳定的高可靠存储器。

附图说明

图1是根据本发明一实施例的存储器的示意性透视图；

图2是图1所示的存储元件的剖视图；

图3是利用自旋注入引起的磁化反转的存储器的示意性透视图；

图4是图3所示的存储器的剖视图；以及

图5是示出已知MRAM结构的示意性透视图。

具体实施方式

在描述本发明的优选实施例之前，将描述本发明的概要。

根据本发明一实施例，通过上述自旋注入反转存储元件的存储层磁化方向，从而记录信息。存储层由诸如铁磁层的磁体构成并基于磁体的磁化状态(磁化方向)保持信息。

在通过自旋注入反转磁层的磁化方向中，基本操作是以等于或高于特定阈值的量垂直于其平面施加电流到由巨磁致电阻元件(GMR元件)或隧道磁致电阻元件(MTJ元件)构成的存储元件上。电流的极化(方向)取决于待反转的磁化方向。

当施加绝对值低于阈值的电流时，不发生磁化反转。

在通过电流感生磁场反转磁化的已知MRAM中，需要几毫安或更大的电流。

相反，当通过自旋注入反转磁化时，如上所述由于满意地降低写电流的阈值，因此该技术在降低集成电路的功耗方面明显有效。

此外，由于不需要已知MRAM中必需的用于产生电流感生磁场的配线(参见图5的附图标记105)，因此根据本发明实施例的存储器在集成度方面优于已知MRAM。

然而，如上所述，在具有利用自旋注入引起的磁化反转的结构的存储器中，需要利用施加到存储元件的电流通过进行自旋注入来反转存储层的磁化。

由于通过直接施加电流到存储元件来写(记录)信息，因此将存储元件连接到选择性晶体管以构成存储单元，以便选择用于写入的存储单元。在这种情况下，流过存储元件的电流受到能流过选择晶体管的电流强度(选择晶体管的饱和电流)的限制。

因此，需要以不大于该饱和电流的电流进行写入，且需要提高自旋注入效率，以便可以减小施加到存储元件的电流量。

与使用非磁导电层制造巨磁致电阻元件(GMR元件)的情况相比，通过使用隧道绝缘层作为存储层和被钉扎磁层之间的非磁中间层来制造磁隧道结元件(MTJ元件)，可以增大磁致电阻的变化率(MR率)，且可以提高读信号强度。

此外，根据专利文献2和3，通过在存储层上面和下面设置上被钉扎磁层和下被钉扎磁层并设置上和下被钉扎磁层的磁化方向彼此反平行，可以提高自旋注入效率。

然而，虽然只是简单地在存储层上面和下面设置上被钉扎磁层和下被钉扎磁层并使上和下被钉扎磁层的磁化方向彼此反平行，仍然抵消了上和下磁致电阻元件的磁致电阻效应，其中每个磁致电阻元件包括存储层、上或下磁层、以及中间层，结果降低了整个存储元件的磁致电阻变化率(MR率)。此外，由于自旋泵浦现象，会增大用于反转存储层磁化的电流量(写阈值电流)。

期望的是，提供一种存储元件的结构，其中可以获得增大自旋注入效率和满意大的磁致电阻变化率(MR率)的效果。

根据本发明一实施例，存储元件包括基于磁化状态保持信息的磁层(存储层)和磁化方向被钉扎的被钉扎磁层。

在存储层上面和下面设置上被钉扎磁层和下被钉扎磁层，从而形成上和下磁致电阻元件。由此，形成叠层结构：被钉扎磁层/中间层/存储层/中间层/被钉扎磁层，即双自旋结构。

两个中间层之一是形成隧穿势垒的绝缘层，另一中间层具有包括绝缘层和非磁导电层的叠层结构。

包括绝缘层和非磁导电层的叠层结构中间层不同于其中导电层用作中间层的GMR结构或其中绝缘层用作中间层的TMR结构。因此，磁致电阻效应变得非常低且基本消失。

由于叠层结构用于中间层之一，因此不会发生当隧道绝缘层用于两个中间层时引起的磁致电阻效应降低的问题。

在叠层结构中，由于在中间层中存在绝缘层，因此不会发生自旋泵浦效应，并且不会发生由自旋泵浦效应引起的写电流阈值增大。

此外，由于被钉扎磁层保持作为自旋极化电流源的功能，因此可以获得自旋注入效应。由此，可以获得提供两个被钉扎磁层而引起的自旋注入效应增加的效果，并且可以减小写电流阈值。由于电流阈值减小，可以降低包括该存储元件的存储器的功耗。

作为用于构成具有叠层结构的中间层的绝缘层的材料，可以使用含有选自包括Al、Mg、Si、Ti、Cr、Zr、Hf和Ta的组的至少一种元素的氧化物或氮化物作为主要成分的材料。

作为用于构成具有叠层结构的中间层的非磁导电层的材料，可以使用含有选自包括Mg、Al、Si、Ge、Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W、Cu、Ag、Au、Ru和Rh的组的元素或这些元素的两种或更多的合金作为主要成分的材料。

优选地，在设置于存储层上面和下面的上被钉扎磁层和下被钉扎磁层中，最靠近存储层的铁磁层的磁化方向彼此相反。

在这种结构中，令人满意地显示出通过采用双自旋结构提高自旋注入效率的效果，并可以进一步提高自旋注入效率。

在具有包括绝缘层和非磁导电层的叠层结构的中间层中，即使颠倒设置顺序，效果保持相同。绝缘层和非磁导电层的任一个可以靠近存储层设置。此外，层叠结构可以包括三层或更多层，只要包括至少一个非磁导电层和至少一个绝缘层。

除上述结构之外，可以将存储元件设计得具有与通过自旋注入记录信息的已知存储元件相同的结构。

存储层上面和下面的上和下被钉扎磁层中的每一个具有其中仅通过铁磁层或利用反铁磁层和铁磁层之间的反铁磁耦合钉扎磁化方向的结构。

此外，存储层上面和下面的上和下被钉扎磁层中的每一个具有由铁磁层构成的单层结构或其中多个铁磁层通过非磁层分隔开的叠层铁磁结构。

在被钉扎磁层具有叠层铁磁结构的情况下，由于被钉扎磁层对外磁场的敏感度可被降低，因此可以抑制由外磁场引起的被钉扎磁层磁化的不必要波动，可以使存储元件稳定地工作。

现在将描述本发明的实施例。

图1是根据本发明一实施例的存储器的示意性透视图。

在该存储器中，两类地址配线(例如字线和位线)基本互相垂直地布置，在这些地址配线的每个交叉点附近设置存储元件，其能够基于磁化状态保持信息。

即，在诸如硅衬底的半导体衬底10的各部分中设置漏区8、源区7和栅电极1，构成用于选择存储单元的选择晶体管，所述部分通过元件隔离层2被隔离.栅电极1还用作向图背面延伸的地址配线之一(例如字线).

漏区8设计为在行方向上由两个相邻选择晶体管共享，配线9连接到漏区8。

在源区7和在存储元件3上沿行方向延伸的另一地址配线6(例如位线)之间设置存储元件3。存储元件3包括由铁磁层构成的存储层，该铁磁层的磁化方向通过自旋注入被反转。存储元件3设置在两种地址配线1和6的各交叉点附近。

存储元件3分别通过上接触层4和下接触层4连接到位线6和源区7。

通过使电流经两种地址配线1和6垂直流过存储元件3，可以通过自旋注入反转存储层的磁化方向。

图2是根据该实施例的存储元件3的剖视图。

如图2所示，存储元件3包括存储层17、设置在存储层17下面的第一被钉扎磁层31和设置在存储层17上面的第二被钉扎磁层32，存储层17中磁化方向M1通过自旋注入被反转。即，两个被钉扎磁层31和32设置在存储层17的下面和上面。

在第一被钉扎磁层31下面设置反铁磁层12，并通过反铁磁层12钉扎第一被钉扎磁层31的磁化方向。在第二被钉扎磁层32上设置反铁磁层21，并通过反铁磁层21钉扎第二被钉扎磁层32的磁化方向。

第一被钉扎磁层31具有叠层铁磁结构。具体地，第一被钉扎磁层31具有这样的结构，其中两个铁磁层13和15通过非磁层14分隔开从而形成反铁磁耦合。

在第一被钉扎磁层31中，由于铁磁层13和15形成叠层铁磁结构，所以铁磁层13的磁化M13向右，铁磁层15的磁化M15向左，磁化M13和磁化M15的方向彼此相反。因此，在第一被钉扎磁层31中，来自铁磁层13的漏磁通和来自铁磁层15的漏磁通抵消。

另一方面，第二被钉扎磁层32具有仅由铁磁层20构成的单层结构。

在反铁磁层12下面设置下层11，并在反铁磁层21上设置帽层22。

由于第一被钉扎磁层31设计为具有叠层铁磁结构，因此可以降低第一被钉扎磁层31对外磁场的灵敏度，且可以抑制由外磁场引起的不必要的磁化波动。

作为用于被钉扎磁层31和32中的铁磁层13、15和20的材料，可以使用包括选自含有Fe、Ni和Co的组的至少一种元素作为主要成分的合金。还可以将诸如Nb、Zr、Ta、Ti、V、Cr、W、Mo、Hf、B、C、Al、Si、Ge、Mg、Mn、Cr或Ga的元素引入这样的合金。

通常，被钉扎磁层31和32中的铁磁层13、15和20中的每个的饱和磁化M_s合适地在200至2000emu/cc的范围。

作为用于构成第一被钉扎磁层31的叠层铁磁结构的非磁层14的材料，可以使用Ru、Cu、Rh等。

设置非磁层14的厚度使得设置在非磁层14两侧的铁磁层13和15可以反铁磁耦合。虽然取决于所使用的材料，但优选地，厚度在0.5至4nm范围。

作为用于反铁磁层12和21的每个的材料，可以使用诸如Fe、Ni、Pt、Ir或Rh的金属与锰之间的合金，钴或镍的氧化物等。

作为用于存储层17的材料，虽然没有特别限制，但可以使用含有选自包括Fe、Co和Ni的组的至少一种元素作为主要成分的合金。还可以将诸如Nb、Zr、Ta、Ti、V、Cr、W、Mo、Hf、B、C、Al、Si、Ge、Mg、Mn、Cr或Ga的元素引入这样的合金。

通常，在被钉扎磁层31和32中的铁磁层13、15和20中，构成存储层17的铁磁层的饱和磁化Ms适当地在200至2000emu/cc范围.

特别地，在本实施例中，设置在存储层17与第一被钉扎磁层31之间以及在存储层17与第二被钉扎磁层32之间的两个中间层中的一个由绝缘层构成，另一个由包括绝缘层和非磁导电层的叠层构成。

即，设置在存储层17和存储层17下面的第一被钉扎磁层31之间的中间层仅由隧道绝缘层16构成，存储层17与存储层17上面的第二被钉扎磁层32之间的中间层33由隧道绝缘层18和非磁导电层19构成。

由于存储层17下面的中间层仅由隧道绝缘层16构成且存储层17上的中间层33由隧道绝缘层18和非磁导电层19构成，如上所述，可以提高自旋注入效率并可以满意地增大由磁致电阻效应引起的电阻变化率(MR率)。

此外，在本实施例中，第一被钉扎磁层31的铁磁层15的磁化M15向左，构成第二被钉扎磁层32的铁磁层20的磁化M20向右，磁化M15和磁化M20的方向彼此反平行。

在夹住存储层17的被钉扎磁层31和32中，最靠近存储层17的铁磁层15和20的磁化M15和M20的方向彼此反平行，由此，如上所述可以提高自旋注入效率。因此，可以减小用于通过自旋注入反转存储层17的磁化方向M1的电流量。

作为用于隧道绝缘层16和18的每个的材料，可以使用含有选自包括Al、Mg、Si、Ti、Cr、Zr、Hf和Ta的组的至少一种元素的氧化物或氮化物作为主要成分的材料。

作为用于夹在存储层17和第二被钉扎磁层32之间的中间层33的非磁导电层19的材料，可以使用选自包括Mg、Al、Si、Ge、Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W、Cu、Ag、Au、Ru和Rh的组的元素或这些元素的两种或更多的合金。

根据本实施例的存储元件3可以通过这样的方法制造，其中在真空设备中连续形成从下层11到帽层22的层，然后通过诸如反应离子蚀刻或离子研磨的显微机械加工形成存储元件3的图案。

根据上述实施例，存储元件3具有这样的结构，其中下被钉扎磁层31设置在存储层17下面，其间有中间层，上被钉扎磁层32设置在存储层17上面，其间有中间层，存储层17下面的中间层仅由隧道绝缘层16构成，存储层17上的中间层33由包括隧道绝缘层18和非磁导电层19的叠层构成。

通过形成这样的结构，其中下被钉扎磁层31设置在存储层17下面，其间有中间层，上被钉扎磁层32设置在存储层17上面，其间有中间层，即双自旋结构，与其中仅一个被钉扎磁层设置在存储层上面或下面的单自旋结构相比，能提高自旋注入效率。

由于存储层17下面的中间层仅由隧道绝缘层16构成，包括存储层17、隧道绝缘层16和第一被钉扎磁层31的磁致电阻元件具有隧道磁致电阻元件(MTJ元件)的结构。因此，可以获得大的磁致电阻效应，并增大电阻变化率(MR率)。

由于存储层17上的中间层33由隧道绝缘层18和非磁导电层19的叠层构成，因此，在包括存储层17、中间层33(18和19)以及第二被钉扎磁层32的磁致电阻元件中，通过隧道绝缘层18抑制了自旋泵浦现象，由此获得了提高自旋注入效率的效果。然而，由于非磁导电层19的存在，磁致电阻效应非常小。因此，与下磁致电阻元件相比，磁致电阻效应令人满意地降低。

因此，在整个存储元件3中，可以提高自旋注入效率，并且由于虽然两个磁致电阻元件的磁致电阻效应彼此相反但它们没有显著抵消，因此可以获得满意的高磁致电阻效应.

此外，第一被钉扎磁层31的铁磁层15的磁化M15向左，第二被钉扎磁层32的铁磁层20的磁化M20向右。因此，在被钉扎磁层31和32中最靠近存储层17的铁磁层15和20的磁化M15和M20彼此反平行。因此，可以提高自旋注入效率。

由于可以提高自旋注入效率，因此可以减小用于通过自旋注入来反转存储层17的磁化方向M1的电流量(用于写信息的阈值电流)。

即，在具有存储元件3的存储器中，可以降低功耗。

此外，由于可以获得满意大的磁致电阻效应，因此增大了存储元件3的电阻变化率(MR率)，结果增大了读信号强度。

因此，在存储元件3中可以获得足够的操作裕度，并且可以无误差地操作存储元件3。因此，可以获得运行稳定的高可靠存储器。

在由包括绝缘层和非磁导电层的叠层构成的中间层中，即使层叠顺序与图2所示的存储元件3的相反，也不改变其效果。即，可以将绝缘层和非磁导电层中的任一个设置在存储层侧。

此外，叠层可以包括三层或更多层，只要包括至少一个非磁导电层和至少一个绝缘层。

此外，下中间层可以设计为具有包括绝缘层和非磁导电层的叠层结构，上中间层可以设计为隧道绝缘层。

对于根据本发明该实施例的存储元件的结构，通过选择各个层的材料和厚度来研究特性。

如图1或5所示，除存储元件外，存储器实际上还包括用于开关的半导体电路，等等。在此，为了研究存储层的磁致电阻特性，使用仅设置有存储元件的晶片。

例1

首先，在具有0.575mm厚度的硅衬底上形成2μm厚度的热氧化膜，并在其上形成具有图2所示结构的存储元件3。

具体地，在图2所示的存储元件3中，下层11由具有3nm厚度的Ta形成，反铁磁层12由具有20nm厚度的PtMn膜形成，构成第一被钉扎磁层31的铁磁层13由具有3nm厚度的CoFe膜形成，构成具有叠层铁磁结构的第一被钉扎磁层31的非磁层14由具有0.8nm厚度的Ru膜形成，构成第一被钉扎磁层31的铁磁层15由具有3nm厚度的CoFeB膜形成，隧道绝缘层16由通过氧化具有0.5nm厚度的Al膜所获得的氧化铝膜形成，存储层17由具有3nm厚度的CoFeB膜形成，构成具有叠层结构的中间层33的隧道绝缘层18由通过氧化具有0.5nm厚度的Al膜所获得的氧化铝膜形成，构成具有叠层结构的中间层33的非磁导电层19由具有3nm厚度的Ru膜形成，构成第二被钉扎磁层32的铁磁层20由具有3nm厚度的CoFeB膜形成，反铁磁层21由具有20nm厚度的PtMn膜形成，帽层22由具有5nm厚度的Ta膜形成。在下层11和反铁磁层12之间设置具有100nm厚度的Cu膜(图中未示出)(对应于下面描述的字线)。

即，形成具有以下结构的存储元件3的叠层。

层结构1：

Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(3nm)/Ru(0.8nm)/CoFeB(3nm)/Al(0.5nm)-Ox/CoFeB(3nm)/Al(0.5nm)-Ox/Ru(3nm)/CoFeB(3nm)/PtMn(20nm)/Ta(5nm)

在上述层结构中，PtMn的组分为Pt₅₀Mn₅₀(下标表示原子百分数)，CoFe的组分为Co₉₀Fe₁₀(下标表示原子百分数)，CoFeB的组分为Co₇₂Fe₈B20(下标表示原子百分数)。

通过DC磁控溅射形成各个层，由氧化铝膜构成的绝缘层16和18除外。

由氧化铝(Al-Ox)膜构成的绝缘层16和18的每一个这样形成，通过DC溅射沉积具有预定厚度的金属铝膜，然后利用1∶1的氧气∶氩气流量比和10托的室气体压强通过自然氧化来氧化金属铝膜。氧化时间设置为10分钟。

在形成存储元件3的各个层之后，在磁退火炉中在10kOe和270℃下进行4小时热处理，以便退火反铁磁层12和21的PtMn膜使其有序化。

接着，字线部分通过光刻被掩模化，并且利用Ar等离子体对除字线之外的部分中的叠层进行选择性蚀刻来形成字线(下电极)。以距衬底表面5nm的深度蚀刻除字线外的部分。

随后，使用电子束光刻系统形成具有存储元件3的图案的掩模，并通过对叠层进行选择性蚀刻形成存储元件3。除存储元件3之外的部分被蚀刻到恰好在下电极的Cu层上的水平。

在用于特性评价的存储元件中，由于应有足够的电流流经存储元件以产生磁化反转所必需的自旋转矩，因此应当抑制隧道绝缘层的电阻值。因此，存储元件3的图案成形为具有0.09μm的短轴和0.18μm的长轴的椭圆形，存储元件3的片电阻(Ωμm²)设置为10Ωμm²。

随后，通过溅射形成具有约100nm厚度的Al₂O₃层来绝缘除存储元件3之外的部分。

然后，通过光学光刻形成用作上电极的位线和测量焊盘。

由此制备了存储元件3，用作例1的样品。

例2

如例1(层结构1)中那样形成存储元件3的叠层，除了第一绝缘层16和第二绝缘层18由具有1nm厚度的氧化镁(MgO)膜形成，且非磁导电层19由具有6nm厚度的Cu膜形成。

通过RF溅射形成每个MgO膜，其中使用MgO靶材，在Ar气中直接沉积氧化物。

即，形成具有以下结构(层结构2)的存储元件3的叠层。

层结构2：

Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(3nm)/Ru(0.8nm)/CoFeB(3nm)/MgO(1nm)/CoFeB(3nm)/MgO(1nm)/Cu(6nm)/CoFeB(3nm)/PtMn(20nm)/Ta(5nm)

随后，如例1中那样制备存储元件3，用作例2的样品。

比较例1

在图2所示的存储元件3的结构中，代替存储层17和第二被钉扎磁层32之间的包括隧道绝缘层18和非磁导电层19的中间层33，形成仅由非磁导电层19构成的中间层，而不包括隧道绝缘层18。

此外，第一被钉扎磁层31的铁磁层15由具有3nm厚度的CoFe膜形成，存储层17由具有3nm厚度的CoFe膜形成，非磁导电层19由具有6nm厚度的Cu膜形成(与层结构2中相同)，第二被钉扎磁层32的铁磁层20由具有3nm厚度的CoFe膜形成.

除上述几点外，如例1(层结构1)中那样形成存储元件的叠层。

即，形成具有以下结构(层结构3)的存储元件叠层。

层结构3：

Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(3nm)/Ru(0.8nm)/CoFe(3nm)/Al(0.5nm)-Ox/CoFe(3nm)/Cu(6nm)/CoFe(3nm)/PtMn(20nm)/Ta(5nm)

随后，如例1中那样制备存储元件，用作比较例1的样品。

比较例2

在图2所示的存储元件3的结构中，代替存储层17和第二被钉扎磁层32之间的包括隧道绝缘层18和非磁导电层19的中间层33，形成仅由隧道绝缘层18构成的中间层，而不包括非磁导电层19。

此外，第一被钉扎磁层31的铁磁层15由具有3nm厚度的CoFe膜形成，存储层17由具有3nm厚度的CoFe膜形成，第二被钉扎磁层32的铁磁层20由具有3nm厚度的CoFe膜形成。

除上述几点外，如例1(层结构1)中那样形成存储元件的叠层。

即，形成具有以下结构(层结构4)的存储元件叠层。

层结构4：

Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(3nm)/Ru(0.8nm)/CoFe(3nm)/Al(0.5nm)-Ox/CoFe(3nm)/Al(0.5nm)-Ox/CoFe(3nm)/PtMn(20nm)/Ta(5nm)

随后，如例1中那样制备存储元件，用作比较例2的样品。

比较例3

如图2所示的存储元件3那样形成存储元件直到存储层17，在存储层上形成帽层，即，形成单自旋型存储元件，其中仅在存储层下设置被钉扎磁层。

此外，被钉扎磁层31的铁磁层15由具有3nm厚度的CoFe膜形成，存储层17由具有3nm厚度的CoFe膜形成。

除上述几点外，如例1(层结构1)中那样形成存储元件叠层。

即，形成具有以下结构(层结构5)的存储元件叠层。

层结构5：

Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(3nm)/Ru(0.8nm)/CoFe(3nm)/Al(0.5nm)-Ox/CoFe(3nm)/Ta(5nm)

随后，如例1中那样制备存储元件，用作比较例3的样品。

比较例4

如图2所示的存储元件3那样形成存储元件直到存储层17，在存储层上形成帽层，即，形成单自旋型存储元件，其中仅在存储层下设置被钉扎磁层。

除上述几点外，如例2(层结构2)中那样形成存储元件叠层。

即，形成具有以下结构(层结构6)的存储元件叠层。

层结构6：

Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(3nm)/Ru(0.8nm)/CoFeB(3nm)/MgO(1nm)/CoFeB(3nm)/Ta(5nm)

随后，如例2中那样制备存储元件，用作比较例4的样品。

对于上述示例和比较例中的样品，特性评价如下。

在测量前，为了将沿正方向和负方向的磁反转电流值控制为对称的，进行一布置，使得磁场可以从外部施加到存储元件。此外，穿过存储元件的电流设置为1mA或更小，即，在防止隧道绝缘层击穿的范围内。

(测量磁化反转电流和MR率)

在存在施加电流的情况下，测量每个存储元件的电阻。当测量存储元件的电阻时，温度设置为室温25℃，施加到字线端子和位线端子的偏置电压调整到10mV。此外，在改变施加到存储元件的电流量的同时，测量存储元件的电阻。从测量结果获得电阻-电流曲线。从电阻-电流曲线，获得电阻改变时的电流值并定义为用于反转磁化的磁化反转电流值。对于两种极性的电流(正和负方向)进行获得电阻-电流曲线的测量，并获得两种极性的磁化反转电流值。

对于相同的样品，获得电阻-电流曲线的测量被重复50次，并计算磁化反转电流值的平均值。

此外，利用表达式(高电阻-低电阻)/低电阻，从被钉扎磁层31的存储层17侧的铁磁层15的磁化M15的方向与存储层17的磁化M1的方向彼此反平行且电阻增大的状态下的电阻(高电阻)、以及磁化M15和磁化M1的方向彼此平行且电阻减小的状态下的电阻(低电阻)计算电阻变化率，其定义为MR率。测量结果示于下面的表1中。

表1

	磁化反转电流值(平均)	MR率	备注
				例1	-0.4mA，+0.4mA	50％	使用氧化铝势垒
例2	-0.3mA，+0.3mA	150％	使用MgO势垒
				比较例1	-0.7mA，+0.6mA	47％	TMR+GMR
比较例2	-0.4mA，+0.4mA	8％	TMR+TMR
				比较例3	-0.8mA，+0.7mA	50％	单氧化铝势垒
比较例4	-0.6mA，+0.5mA	150％	单MgO势垒

由表1明显看出，在例1和2中，磁化反转电流值小在0.3mA至0.4mA，MR率与比较例3和4中的单自旋型一样高。在比较例1中，上中间层仅包括非磁导电层，使用具有比TMR元件低的MR率的巨磁致电阻元件(GMR元件)结构。由此，即使采用双自旋结构，磁致电阻效应也未降低。然而，由于上层具有GMR结构，因此发生了自旋泵浦效应，未获得由双自旋结构带来的提高自旋注入效率的效果，导致磁化反转电流值的增大。

在比较例2中，由于上和下中间层都是隧道绝缘层，因此，满意地获得了由双自旋结构带来的提高自旋注入效率的效果，且磁化反转电流值小.然而，由于下和上TMR元件的磁致电阻效应抵消，因此整个存储元件具有8％的小MR率.

在比较例3和4中，由于使用了单自旋型TMR元件，因此，虽然MR率高，但磁化反转电流值大。

因此，已经发现，通过使用根据本发明实施例的结构，如例1和2中，可以获得良好的磁化反转特性，且可以获得与单自旋型一样高的MR率。

此外，通过使用例1或2中的结构，可以制造存储元件，其中可以用0.5mA或更小的较小电流进行信息的写入，由此可以提供以前不能得到的低功耗存储器。

在本发明中，存储元件3的层结构不限于上述实施例中描述的结构，可以采用各种层结构。

在上述实施例中，被钉扎磁层31具有包括两个铁磁层13和15以及非磁层14的叠层铁磁结构。例如，下被钉扎磁层可以设计为具有包括铁磁层的单层结构。此外，存储层可以设计为具有叠层铁磁结构。

本领域技术人员应当理解，在所附权利要求及其等价物的范围内，根据设计要求和其他因素可以进行各种改变、组合、子组合和替换。

本发明包括与2005年9月30日向日本专利局提交的日本专利申请JP2005-288557相关的主题，在此引用其全部内容作为参考。

Claims (4)

1.一种存储元件，包括：

存储层，其基于磁体的磁化状态保持信息；

上被钉扎磁层，设置在该存储层上，其间有上中间层；以及

下被钉扎磁层，设置在该存储层下，其间有下中间层，

其中该上中间层和该下中间层之一是形成隧穿势垒的绝缘层；

另一个中间层是包括绝缘层和非磁导电层的叠层；且

通过使电流沿所述叠层方向流过所述存储元件来改变所述存储层的磁化方向，从而能够在该存储层上记录信息，

其中该上中间层和该下中间层之一的所述非磁导电层由包括选自含有Mg、Al、Si、Ge、Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W、Ag和Au的组的元素或者两种或更多种这些元素的合金作为主要成分的材料构成。

2.根据权利要求1的存储元件，其中，在该上被钉扎磁层和该下被钉扎磁层中，最靠近所述存储层的铁磁层的磁化方向彼此相反。

3.根据权利要求1的存储元件，其中该上中间层和该下中间层的每个中的所述绝缘层由包括选自含有Al、Mg、Si、Ti、Cr、Zr、Hf和Ta的组的至少一种元素的氧化物或氮化物作为主要成分的材料构成。

4.一种存储器，包括：

存储元件，包括基于磁体的磁化状态保持信息的存储层；以及

彼此横跨的第一配线和第二配线，

其中该存储元件包括：

上被钉扎磁层，设置在该存储层上，其间有上中间层，以及

下被钉扎磁层，设置在该存储层下，其间有下中间层，

其中该上中间层和该下中间层之一是形成隧穿势垒的绝缘层，

另一个中间层是包括绝缘层和非磁导电层的叠层；

该存储元件设置在该第一配线和该第二配线的交叉点附近且置于该第一配线和该第二配线之间；且

电流通过该第一和第二配线沿所述叠层方向流过该存储元件。

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