CN1929104A - 电子器件的制造方法 - Google Patents

电子器件的制造方法 Download PDF

Info

Publication number
CN1929104A
CN1929104A CNA2006101289033A CN200610128903A CN1929104A CN 1929104 A CN1929104 A CN 1929104A CN A2006101289033 A CNA2006101289033 A CN A2006101289033A CN 200610128903 A CN200610128903 A CN 200610128903A CN 1929104 A CN1929104 A CN 1929104A
Authority
CN
China
Prior art keywords
semiconductor chip
dielectric film
electronic device
manufacture method
spacing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101289033A
Other languages
English (en)
Other versions
CN100546011C (zh
Inventor
石泽春彦
神隆治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1929104A publication Critical patent/CN1929104A/zh
Application granted granted Critical
Publication of CN100546011C publication Critical patent/CN100546011C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67132Apparatus for placing on an insulating substrate, e.g. tape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664Palladium [Pd] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/79Apparatus for Tape Automated Bonding [TAB]
    • H01L2224/7965Means for transporting the components to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81052Detaching bump connectors, e.g. after testing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • H01L2224/81201Compression bonding
    • H01L2224/81205Ultrasonic bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49016Antenna or wave energy "plumbing" making
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49016Antenna or wave energy "plumbing" making
    • Y10T29/49018Antenna or wave energy "plumbing" making with other electrical component
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Controlling Rewinding, Feeding, Winding, Or Abnormalities Of Webs (AREA)
  • Wire Bonding (AREA)

Abstract

使用于电子标签的引入线的生产线中连续引入线带的传送精度得到改善。将用作引入线的结构体的第一部分移到检查位置,在那里进行通信特性测试,并且CCD照相机对在检查位置的结构体的平面图像照相,而且将图像数据传送到图像传感器控制器。图像传感器控制器通过分析从CCD照相机传送的图像数据,测量结构体的位置偏移量,并且作为校正值传送给可编程控制器。将校正值调整为标准的移动量,将它作为实际移动量传送给定位单元,并且根据所传送的移动量来移动后续结构体。

Description

电子器件的制造方法
相关申请的交叉引用
本申请要求于2005年9月8日提交的日本专利申请No.2005-260461的优先权,据此将其内容通过参考引入本申请。
技术领域
本发明涉及电子器件的制造技术,并且特别地涉及在应用于非接触式电子标签的引入线(inlet)的制造过程时的有效技术。
背景技术
在日本未审专利公开No.2005-149352(专利文献1)中,公开了这种装置,它在对相对于绕组线圈将保护IC芯片的保护板布置到指定位置中的片状IC模块进行切割之前,通过探测装置对保护板的位置进行探测,以足够精度探测IC模块的位置,并且通过控制装置来控制输送带运送装置的致动,使片状IC模块定位,从而正确地进行切割,而且确切地防止不同形式混合。
[专利文献1]日本未审专利公开No.2005-149352
发明内容
非接触式电子标签是一种使半导体芯片中的存储电路存储希望数据,并且使用微波读出这个数据的标签,而且具有将半导体芯片安装在从引线框架形成的天线中的结构。
因为电子标签使半导体芯片中的存储电路存储数据,所以与使用条形码等的标签比较,它具有可存储大量数据的优点。与条形码存储的数据比较,存储电路存储的数据还具有难以不正当地改变的优点。
在电子标签的引入线的生产线中,连续引入线带用作材料,并且各制造设备中的传送组成一个带运送系统。带运送系统包括链齿运送系统和辊运送系统。
链齿运送系统是这样一种方法:它使用一个具有钩住孔的突起并且称为链齿的齿轮,钩住沿突起上传送方向在连续引入线带的端部形成的孔(链齿孔),并且通过链齿的旋转来传送连续引入线带。因为这种方法在以相等间隔具有开口的孔上钩住突起,并且通过链齿的旋转来传送连续引入线带,所以具有少量的传送距离的累积误差。当以固定步进角操作的步进电动机用作链齿的驱动源时,能以相等间隔一个接一个传送连续引入线带。然而,存在这样的问题:因为链齿的突起被钩挂在连续引入线带的孔中,所以容易损坏孔,而且因为孔本身可能从开始由于损坏而变形,所以与孔的变形相应地将会发生位置精度的变化。在传送的中途,链齿的突起可能与孔分开,并且存在连续引入线带将会脱轨的问题。
另一方面,辊运送系统是这样一种方法:它用两个辊将连续引入线带夹在中间,并且通过摩擦力传送它。也能处理薄连续引入线带,而且这种方法对连续引入线带造成很少损坏,并且能进行连续引入线带的高速传送。然而,当连续引入线带随着摩擦力的变化而光滑时,或存在诸如形成辊的圆的几何误差、包括设备或环境的机器主体的刚性和导轨的形成精度之类的传送误差的原因时,则存在连续引入线带的输送精度不稳定的问题。
本申请公开的一个典型发明的一个目的是提供能够改善电子标签的引入线的生产线中连续引入线带的输送精度的技术。
接下来将简短地概括在本申请公开的发明中的典型发明。
根据本发明的电子器件的制造方法,其中该电子器件具有天线,该天线包括在绝缘膜的主表面中形成的导电膜;切口,其在天线的部分中形成,并且其端部延伸并存在于天线的外缘;半导体芯片,其经由多个凸点电极与天线电连接;和树脂,其密封半导体芯片,该制造方法包括以下步骤:
(a)制备连续带状的绝缘膜,利用该绝缘膜形成多个结构体,该结构体在主表面上方将半导体芯片与多个天线的每一个电连接;
(b)利用两个辊将连续带状的绝缘膜的两侧夹紧,通过摩擦力传送,将结构体中的第一结构体移到第一位置;
(c)在第一结构体移到第一位置的情况下,对第一结构体执行第一处理;
(d)在第一结构体移到第一位置的情况下,获得第一结构体的第一图像,从该第一图像测量第一结构体与第一实际位置之间的第一偏移量;和
(e)利用两个辊将连续带状的绝缘膜的两侧夹紧,通过摩擦力传送,将结构体中与第一结构体按第一间距连续布置的第二结构体向第一位置仅移动第一距离,该第一距离为第一间距加上第一偏移量。
当将本申请公开的其他概要分成项并且简短说明时,将为如下。
项1.一种用于制造电子器件的制造装置,该电子器件具有天线,其包括在绝缘膜的主表面中形成的导电膜;切口,其在天线的部分中形成,并且其端部延伸并存在于天线的外缘;半导体芯片,其经由多个凸点电极与天线电连接;和树脂,其密封该半导体芯片,该制造装置包括以下步骤:
(a)制备连续带状的绝缘膜,利用该绝缘膜形成多个结构体,该结构体在主表面上方将半导体芯片与多个天线的每一个电连接;
(b)利用两个辊将连续带状的绝缘膜的两侧夹紧,通过摩擦力传送,将结构体中的第一结构体移到第一位置;
(c)在第一结构体移到第一位置的情况下,对第一结构体执行第一处理;
(d)在第一结构体移到第一位置的情况下,获取第一结构体的第一图像,从第一图像测量第一结构体与第一实际位置之间的第一偏移量;和
(e)利用两个辊将连续带状的绝缘膜的两侧夹紧,通过摩擦力传送,将结构体中与第一结构体以第一间距连续布置的第二结构体向第一位置仅移动第一距离,该第一距离为第一间距加上第一偏移量。
项2.根据项1的制造装置,其中:
通过在步骤(d)之后将第二结构体作为第一结构体来对待,重复步骤(c)和步骤(d),对全部结构体执行步骤(c)和步骤(d)。
项3.根据项1的制造装置,其中:
沿绝缘膜的传送方向的方向来确定第一偏移量。
项4.根据项1的制造装置,其中:
第一处理是对第一结构体的电波特性测试;和
当通过电波特性测试探测到缺陷时,将半导体芯片从第一结构体中除去。
项5.根据项4的制造装置,其中:
将结构体的每一个与相邻的结构体以第一间距连续地布置;和
在沿绝缘膜的传送方向与第一位置隔开第一间距的整数倍的第二位置中,通过布置在第二位置上方的除去装置,从通过电波特性测试探测到缺陷的第一结构体中除去半导体芯片。
项6.根据项2的制造装置,其中:
将结构体的每一个与相邻的结构体以第一间距连续地布置;
第一处理是对第一结构体的电波特性测试;
当通过电波特性测试探测到缺陷时,从第一结构体中除去半导体芯片;和
在沿绝缘膜的传送方向与第一位置隔开第一间距的整数倍的第三位置中,通过第一光探测装置来探测在第一结构体中半导体芯片的存在,并且分别地调查包括半导体芯片的第一结构体的第一数目,和不包括半导体芯片的第一结构体的第二数目。
项7.根据项6的制造装置,其中:
第一光探测装置通过图片处理来探测在第一结构体中半导体芯片的存在。
项8.根据项1的制造装置,其中:
在第一处理之前,预先对结构体执行第一测试;
从结构体中的在第一处理之前由第一测试探测到缺陷的那个结构体中,预先除去半导体芯片;和
在第一处理中,从第一图像来区别在第一结构体中半导体芯片的存在,并且分别地调查包括半导体芯片的第一结构体的第一数目,和不包括半导体芯片的第一结构体的第二数目。
项9.根据项8的制造装置,其中:
将结构体的每一个与相邻的结构体以第一间距连续地布置;和
在沿绝缘膜的传送方向与第一位置隔开第一间距的整数倍的第三位置中,通过第一光探测装置使用激光的光处理来探测在第一结构体中半导体芯片的存在,并且分别地调查包括半导体芯片的第一结构体的第一数目,和不包括半导体芯片的第一结构体的第二数目。
项10.根据项8的制造装置,其中:
第一测试是对结构体的电特性检查和对结构体的视觉检查中的一种或多种。
项11.根据项10的制造装置,其中:
在第一测试包括对结构体的视觉检查的情况下,缺陷包括以下情况中的一种或多种:碎屑对第一结构体的粘附、在第一结构体中产生的玷污、树脂的密封不良、半导体芯片的破损、第一结构体的变形和对在第一结构体中形成的区别标记的识别不良。
项12.根据项1的制造装置,其中:
在第一处理之前,预先对结构体执行第一测试,该第一测试包括电波特性测试和视觉检查中的一种或多种;
从结构体中的在第一处理之前由第一测试探测到缺陷的那个结构体中,预先除去半导体芯片;
在第一处理中,从第一图像来区别在第一结构体中半导体芯片的存在;
在第一处理中,当确认在第一结构体中存在半导体芯片时,在将第一保持装置移到接收第一结构体的第四位置之后,切割绝缘膜,并且使第一结构体单个地分离并容纳在第一保持装置中;和
在第一处理中,当确认在第一结构体中不存在半导体芯片时,在从第四位置撤走第一保持装置之后,切割绝缘膜,并且使第一结构体单个地分离。
项13.根据项12的制造装置,其中:
当在第一处理中确认在第一结构体中不存在半导体芯片时,从第四位置撤走第一保持装置,在将第二保持装置移到第四位置之后,切割绝缘膜,并且使第一结构体单个地分离并容纳在第二保持装置中;和
通过切割装置,切割绝缘膜,并且使第一结构体单个地分离,该切割装置通过探测到在第四位置中存在第一保持装置和第二保持装置而操作。
项14.根据项12的制造装置,其中:
在第一测试包括对结构体的视觉检查的情况下,缺陷包括以下情况中的一种或多种:碎屑对第一结构体的粘附、在第一结构体中产生的玷污、树脂的密封不良、半导体芯片的破损、第一结构体的变形和对在第一结构体中形成的区别标记的识别不良。
项15.根据项1的制造装置,其中:
在第一处理中,在与传送方向垂直相交的绝缘膜的宽度方向的两端中,形成一个或多个第一孔;和
以沿传送方向的第二偏移量和沿绝缘膜的宽度方向的第三偏移量来确定第一偏移量。
项16.根据项15的制造装置,其中:
将形成第一孔的开口装置沿宽度方向仅移动第三偏移量,通过改变开口装置和绝缘膜的相对位置,执行在步骤(e)移动第二结构体时对形成第一距离的第一偏移量中与第三偏移量相对应的部分的移动。
项17.根据项16的制造装置,其中:
将结构体的每一个与相邻的结构体以第一间距连续地布置;和
在沿绝缘膜的传送方向与第一位置隔开第一间距的整数倍的第三位置中,获取在第三位置下方的结构体的第二图像,并且从第二图像测量第三偏移量。
项18.根据项1的制造装置,其中:
结构体形成一个或多个产品组;
连续地布置形成一个产品组的结构体;
在第一处理之前,在向绝缘膜延伸和存在的方向与第一位置隔开的第二位置中,对形成一个产品组的结构体的开始和末尾的结构体,给定一个识别产品组的第一标记;
而且在第一处理之前,将一个产品组移到第五位置,通过操作员的视觉观察来测试该一个产品组中所包括的结构体的外观,将探测到外观不良的结构体移到第二位置,并且在结构体移到第二位置的情况下,从结构体中除去半导体芯片;和
在第一处理中,从第一图像来区别在结构体中半导体芯片的存在,并且分别地调查包括半导体芯片的结构体的第一数目,和不包括半导体芯片的结构体的第二数目。
项19.根据项18的制造装置,其中:
当探测到外观不良的结构体在绝缘膜的传送方向侧上偏离第二位置时,通过沿与传送方向相反的方向移动,将探测到外观不良的结构体移到第二位置;和
分别从第一数目和第二数目减去当探测到外观不良的结构体移到第二位置时,经过第一位置的包括半导体芯片的结构体的第三数目和不包括半导体芯片的结构体的第四数目。
项20.根据项19的制造装置,其中:
将结构体的每一个与相邻的结构体以第一间距连续地布置;和
在沿绝缘膜的传送方向与第一位置隔开第一间距的整数倍的第三位置中,通过第一光探测装置使用激光的光处理,探测在结构体中半导体芯片的存在,并且分别地调查包括半导体芯片的结构体的第五数目和不包括半导体芯片的结构体的第六数目。
项21.根据项20的制造装置,其中:
分别从第五数目和第六数目减去当探测到外观不良的结构体移到第二位置时,经过第三位置的包括半导体芯片的结构体的第七数目和不包括半导体芯片的结构体的第八数目。
项22.根据项18的制造装置,其中:
外观不良包括以下情况中的一种或多种:碎屑对第一结构体的粘附、在第一结构体中产生的玷污、树脂的密封不良、半导体芯片的破损、第一结构体的变形和对在第一结构体中形成的区别标记的识别不良。
以下将简短地描述本申请公开的发明的最典型方面中的一些所实现的优点。
也就是,能够改善电子标签的引入线的生产线中连续引入线带(绝缘膜)的输送精度。
附图说明
图1是表示作为本发明的实施例1的电子器件的用于电子标签的引入线的平面图(前表面侧);
图2是放大和表示图1的部分的平面图;
图3是表示作为本发明的实施例1的电子器件的用于电子标签的引入线的侧视图;
图4是表示作为本发明的实施例1的电子器件的用于电子标签的引入线的平面图(背表面侧);
图5是放大和表示图4的部分的平面图;
图6是作为本发明的实施例1的电子器件的用于电子标签的引入线的主要部分放大平面图(前表面侧);
图7是作为本发明的实施例1的电子器件的用于电子标签的引入线的主要部分放大平面图(背表面侧);
图8是作为本发明的实施例1的电子器件的用于电子标签的引入线中安装的半导体芯片的平面图;
图9是图8所示的半导体芯片的主表面上形成的凸点电极及其邻近的横截面图;
图10是图8所示的半导体芯片的主表面上形成的虚凸点电极及其邻近的横截面图;
图11是图8所示的半导体芯片的主表面中形成的电路的方块图;
图12是沿着用于电子标签的引入线的制造过程,根据顺序安置并示出各种设备的说明图,这些各种设备用于制造作为本发明的实施例1的电子器件的用于电子标签的引入线;
图13是说明作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程的流程图;
图14是表示用于制造作为本发明的实施例1的电子器件的用于电子标签的引入线的长绝缘膜的部分的平面图;
图15是放大和表示图14所示的绝缘膜的部分的平面图;
图16是内引线键合机的示意图,表示作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程的部分(半导体芯片和天线的连接步骤);
图17是放大和表示图16所示的内部引线键合机的主要部分的示意图;
图18和图19是绝缘膜的主要部分放大平面图,表示作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程的部分(半导体芯片和天线的连接步骤);
图20是表示作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程的部分(半导体芯片的树脂密封步骤)的示意图;
图21是表示作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程的部分(半导体芯片的树脂密封步骤)的绝缘膜的主要部分放大平面图;
图22是表示制造作为本发明的实施例1的电子器件的用于电子标签的引入线所使用的绝缘膜卷绕到卷轴上的状态的侧视图;
图23是表示制造作为本发明的实施例1的电子器件的用于电子标签的引入线所使用的长绝缘膜的部分的平面图;
图24是表示在作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程中,在通信特性测试中各步骤的流程的说明图;
图25是表示作为本发明的实施例1的电子器件的电子标签的引入线的制造过程中,在通信特性测试时的主要部分中各仪器和部件的运动的说明图;
图26是放大和表示作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程中绝缘膜的主要部分的平面图;
图27是表示作为本发明的实施例1的电子器件的用于电子标签的引入线的制造过程中所使用的脉冲电动机单元的结构的说明图;
图28是表示作为本发明的实施例2的电子器件的用于电子标签的引入线的制造过程中,在非缺陷单元筛选步骤中各步骤的流程的说明图;
图29是表示作为本发明的实施例2的电子器件的用于电子标签的引入线的制造过程中,在非缺陷单元筛选步骤时主要部分中各仪器和部件的运动的说明图;
图30是放大和表示作为本发明的实施例2的电子器件的用于电子标签的引入线的制造过程中的绝缘膜的主要部分的平面图;
图31是表示作为本发明的实施例3的电子器件的用于电子标签的引入线的制造过程中,在引入线的单个分离步骤中各步骤的流程的说明图;
图32是表示作为本发明的实施例3的电子器件的用于电子标签的引入线的制造过程中,在引入线的单个分离步骤时主要部分中各仪器和部件的运动的说明图;
图33是表示作为本发明的实施例3的电子器件的用于电子标签的引入线的制造过程中,在引入线的单个分离步骤时主要部分中各仪器和部件的运动的主要部分横截面图;
图34是表示作为本发明的实施例4的电子器件的用于电子标签的引入线的制造过程中,在链齿孔加工过程中各步骤的流程的说明图;
图35是表示作为本发明的实施例4的电子器件的用于电子标签的引入线的制造过程中,在链齿孔加工过程时主要部分中各仪器和部件的运动的说明图;
图36是表示作为本发明的实施例5的电子器件的用于电子标签的引入线的制造过程中,在视觉检查步骤中各步骤的流程的说明图;和
图37是表示作为本发明的实施例5的电子器件的用于电子标签的引入线的制造过程中,在视觉检查步骤时主要部分中各仪器和部件的运动的说明图。
具体实施方式
接下来在对根据本申请的发明进行详细描述之前,将描述这里使用的术语的含义。
术语“电子标签”意指RFID(无线电频率识别)系统或EPC(电子产品代码)系统的中央电子部分,意指一般向几毫米或更小(包括大于它的情况)的芯片赋予电子智能、通信功能和数据重写功能,并且它通过电波或电磁波与一台读出机器通信。它也被称为无线电标签或IC标签,并且通过附加到商品上而比条形码高级地实现复杂信息处理。利用从天线侧(芯片的外侧或内侧)的非接触功率转移技术,还存在一种不用电池而半永久可用的标签。标签具有各种构型,例如签条型、卡状、硬币型和棒型,并且根据应用来选择。关于通信范围,有大约几毫米至几米的情况,并且这也根据应用适当地使用。
术语“引入线(一般它是RFID芯片和天线的综合体。然而,也有一种没有天线的情况和一种在芯片上叠置天线的情况。因此,引入线也可能包括没有天线的情况。)”意指在金属线圈(天线)中安装了IC芯片的状态下的基本类型的产品,而且虽然金属线圈和IC芯片一般地将为裸状态,但它们可以被密封。
术语“控制孔”意指在带状绝缘膜上形成的多个引入线中,在形成一个产品组(批)的多个引入线的第一个和最后一个中所形成的孔,并且表示一个产品组的起始和终止。
术语“脉冲电动机”意指通过输入脉冲信号而可以进行运动控制的装置,当输入脉冲信号时它按一定角度旋转,并且旋转速度由脉冲信号的频率来控制。
在下述实施例中,为了方便起见,必要时将在分成多个部分之后或以多个实施例进行描述。这些多个部分或实施例不是相互独立的,而是相关的,其中一个是另一个的部分或全部的修改示例、细节或补充描述,除非另外特别地说明。
此外,在下述实施例中,当提及元件数(包括数目、数值、数量和范围)时,该数不限于一个特定数,而可以等于或大于或小于该特定数,除非另外特别地说明或原理上明显地该数限于该特定数。
而且,在下述实施例中,不用说组成元件(包括要素步骤)不总是必要的,除非另外特别地说明或原理上明显地它们是必要的。此外,关于组成元件等,除指定它仅是该元件的情况外,自然不排除其他元件,特别当在一个实施例等中说“它由A组成”等时。
类似地,在下述实施例中,当提及组成元件的形状或位置关系时,也包含与其大体上相似或类似的情况,除非另外特别地说明或原理上明显地它不是。这也适用于上述数值和范围。
此外,在用于描述实施例的全部附图中,相同标号将标识相同功能的部件,并且将省略重复描述。
此外,在下述实施例中所使用的附图中,即使平面图有时也部分地画上阴影线,以使其理解容易。
此后,基于附图详细地说明本发明的实施例。
(实施例1)
图1是表示作为实施例1的电子器件的用于电子标签的引入线的平面图(前表面侧),图2是放大和表示图1的部分的平面图,图3是表示实施例1的用于电子标签的引入线的侧视图,图4是表示实施例1的用于电子标签的引入线的平面图(背表面侧),以及图5是放大和表示图4的部分的平面图。如上所述,本实施例(例子)的一些或全部是一个连贯实施例(例子)的一些或全部。因此,关于重复部分,原则上省略说明。
实施例1的用于电子标签的引入线1(此后仅称为引入线)形成设有用于微波接收的天线的非接触式电子标签的主要部分。这个引入线1设有天线3和连接到天线3的芯片5,该天线3包括粘附在一个长条矩形的绝缘膜2的一侧上的Al箔(导电膜),而该芯片5其中通过填充树脂4密封前表面和侧面。在绝缘膜2的一个表面(其中形成天线3的表面)上,根据需要层压覆盖膜6,用于保护天线3和芯片5。
天线3沿上述绝缘膜2的长边方向的长度例如是56mm,并且使其优化,以便能有效地接收2.45GHz频率的微波。天线3的宽度是3mm,并且使其优化,以便使引入线1的小型化和强度的确保可兼容。
在天线3的几乎中央部分中形成一个“L”字符形状的切口7,其端部达到天线3的外缘,并且在这个切口7的中途部分中安装由填充树脂4密封的芯片5。
图6和图7是放大和表示形成有上述切口7的天线3的中央部分附近的平面图,分别地,图6表示引入线1的前表面侧,以及图7表示背表面侧。在这些图中,省略了对密封芯片5的填充树脂4以及覆盖膜6的图示。
同样的图示,在切口7的中途部分中形成器件孔8,它是通过对绝缘膜2的部分进行冲孔而形成,并且在这个器件孔8的中央部分中布置芯片5。例如,器件孔8的尺寸是垂直×水平=0.8mm×0.8mm,以及芯片5的尺寸是垂直×水平=0.48mm×0.48mm。
如图6所示,在芯片5的主表面上,例如形成四个Au(金)凸点9a、9b、9c和9d。在这些Au凸点9a、9b、9c和9d的每一个上连接引线10,引线10和天线3一体形成,并且其端部延伸并存在于器件孔8内部。
在上述四条引线10中,两条引线10从由切口7分成两侧的天线3的一侧延伸并存在于器件孔8内部,并且与芯片5的Au凸点9a和9c电连接。剩余两条引线10从天线3的另一侧延伸并存在于器件孔8的内部,并且与芯片5的Au凸点9b和9d电连接。
图8是表示在上述芯片5的主表面中形成的四个Au凸点9a、9b、9c和9d的布局的平面图,图9是Au凸点9a附近的放大截面图,图10是Au凸点9c附近的放大截面图,以及图11是在芯片5中形成的电路的方块图。
芯片5包括一个厚度约为0.15mm的单晶硅衬底,并且如图11所示,在主表面中形成包括整流和传送、时钟提取、选择器、计数器、ROM等的电路。ROM具有128比特的存储容量,并且与诸如条形码之类的存储介质相比能存储大量数据。有一个优点是与用条形码进行存储的数据相比,用ROM进行存储的数据难以不正当地改变。
在形成有上述电路的芯片5的主表面上,形成四个Au凸点9a、9b、9c和9d。这四个Au凸点9a、9b、9c和9d位于图8双点链线所示的一对假想对角线上,并且它们布置成使得与这些对角线的交叉点(芯片5的主表面的中央)的距离可以几乎相等。这些Au凸点9a、9b、9c和9d例如使用电解电镀方法而形成,并且高度例如约为15μm。
虽然这些Au凸点9a、9b、9c和9d的布局不局限于图8所示的布局,但是优先地它是在芯片连接时容易保持负载平衡的布局。例如,优先地布置为Au凸点的切线所形成的多边形可以在平面布局中围绕芯片的中央。
在上述四个Au凸点9a、9b、9c和9d中,Au凸点9a形成图11所示的电路的输入端子,以及Au凸点9b形成GND端子。剩余两个Au凸点9c和9d形成不与上述电路连接的虚凸点。
如图9所示,对覆盖芯片5的主表面的钝化膜20和聚酰亚胺树脂21进行蚀刻,在暴露的顶层金属布线22上形成Au凸点9a,它形成电路的输入端子。在Au凸点9a与顶层金属布线22之间,形成用于提高二者粘附力的阻挡金属膜23。钝化膜20包括例如氧化硅膜和氮化硅膜的层压膜,以及顶层金属布线22例如包括铝合金膜。阻挡金属膜23例如包括Ti膜和Pd膜的层压膜,Ti膜在铝合金膜上方具有强粘附力,Pd膜对Au凸点9a具有强粘附力。虽然省略图示,但形成电路的GND端子的Au凸点9b和顶层金属布线22的连接部分也具有与上述相同的结构。另一方面,如图10所示,形成虚凸点的Au凸点9c(和9d)连接到在与上述顶层金属布线22相同布线层中形成的金属层24,但是这个金属层24不与电路连接。
因而,关于实施例1的引入线1,在绝缘膜2的一侧中形成的天线3的部分中,形成其端部达到天线3的外缘的切口7,将芯片5的输入端子(Au凸点9a)与由这个切口7分成两侧的天线3的一侧连接,并且将芯片5的GND端子(Au凸点9b)与另一侧连接。因为能够加长天线3的有效长度,所以通过这种结构确保所需的天线长度,能够实现引入线1的小型化的目标。
在实施例1的引入线1中,形成电路的端子的凸点9a和9b以及虚凸点9c和9d在芯片5的主表面上形成,并且这四个Au凸点9a、9b、9c和9d与天线3的引线10连接。因为与仅有两个连接到电路的凸点9a和9b与引线10连接的情况比较,这种结构使Au凸点和引线10的有效接触面积变大,所以改善了Au凸点和引线10的粘附强度,即两者的连接可靠性。通过利用如图8所示的布局,在芯片5的主表面上布置四个Au凸点9a、9b、9c和9d,当引线10与Au凸点9a、9b、9c和9d连接时,芯片5不会向绝缘膜2倾斜。因此,由于芯片5能由填充树脂4确实地密封,所以引入线1的制造产量得到改善。
其次,使用图12至图25说明如上所述形成的引入线1的制造方法。
图12是沿着引入线1的制造过程,布置和示出用于制造上述引入线1的各种设备的说明图,以及图13是说明上述引入线1的制造过程的流程图。
首先,执行晶片处理(步骤P1),其中在一个晶片状半导体衬底(此后仅称为衬底)的主表面上,形成半导体元件、集成电路、上述凸点电极9a至9d等。然后,通过划片将晶片状衬底分成芯片,形成上述芯片5(步骤P2)。
图14是表示用于制造引入线1的绝缘膜2的平面图,以及图15是放大和表示图14的部分的平面图。
如图14所示,连续带状的绝缘膜2在由卷轴25卷绕之后,运送到引入线1的制造过程。预先在这个绝缘膜2的一侧按预定间隔形成许多天线3。为了形成这些天线3,例如在绝缘膜2的一侧上粘附约20μm厚的Al箔,并且将这个Al箔蚀刻成天线3的构型。此时,在每个天线3处形成上述切口7和引线10。绝缘膜2是根据膜运送带的标准的膜,并且包括一个例如50mm或70mm宽和25μm厚的由聚对苯二甲酸乙二醇酯(polythylene terephthalate)制成的膜。因而,通过由Al箔形成天线3和由聚对苯二甲酸乙二醇酯形成绝缘膜2,与例如由Cu箔形成天线3和由聚酰亚胺树脂形成绝缘膜2的情况比较,能减小引入线1的材料成本。
随后,对天线3的其中安装了芯片5的表面,给定用于识别诸如引入线1的产品号码之类的种类的区别标记。这个区别标记例如能通过使用激光的标记方法而形成。
其次,如图16所示,包括在连贯装配机器KIK中的设有键合台31和键合工具32的内引线键合机30装备有卷轴25,并且使绝缘膜2沿键合台31的上表面移动,将芯片5与天线3连接(步骤P3)。
将尺寸和旋转速度的操作等相同的标准件用于驱动辊KRL1,通过以两个为一组,使绝缘膜2移动,两个驱动辊KRL1将绝缘膜2夹在中间,并且它们通过摩擦力使绝缘膜2移动。图16所示的四个驱动辊KRL1全部是相同标准的物件(thing)。在移动绝缘膜2时,通过应用这种方法,也能处理薄绝缘膜2,并且对绝缘膜2很少有损坏,而且它们能进行绝缘膜2的高速传送。驱动辊KRL1从脉冲电动机(图16中未示出)获得功率,并且使其操作。
如图17所示(图16的主要部分放大图),为了将芯片5与天线3连接,在将芯片5安装在加热至约80℃的键合台31上并且使绝缘膜2的器件孔8定位在这个芯片5正上方之后,将加热至约350℃的键合工具32压在向器件孔8内部突出的引线10的上表面上,并且使引线10与Au凸点(9a至9d)接触。此时,通过对键合工具32施加约0.1秒的预定超声波和预定负载,在引线10和Au凸点(9a至9d)的界面中形成Au/Al接合,并且Au凸点(9a至9d)和引线10相互粘附。
接下来,在将新芯片5安装在键合台31上并且使绝缘膜2连续移动天线3的一个间距之后,通过执行与上述相同的操作,将这个芯片5与天线3连接。此后,通过重复与上述相同的操作,将芯片5与绝缘膜2中形成的全部天线3连接。在通过卷轴25卷绕之后,将对其完成了芯片5和天线3的连接加工的绝缘膜2传送到后续的树脂密封步骤。
如图18所示,为了改善Au凸点(9a至9d)和引线10的连接可靠性,最好使四条引线10在与天线3的长边方向垂直相交的方向上延伸和存在。如图19所示,由于当使四条引线10与天线3的长边方向平行地延伸和存在时,对Au凸点(9a至9d)和引线10的接合处具有强拉应力作用,并且使完成的引入线1弯曲,所以存在两者的连接可靠性会降低的可能性。
如图20和图21所示,在芯片5的树脂密封步骤,使用包括在连贯装配机器KIK中的灌封机(dispenser)33,对安装在器件孔8内部的芯片5的上表面和侧面供给填充树脂4(步骤P4)。随后,在连贯装配机器KIK中形成的加热炉中,通过约120℃对填充树脂4执行暂时烘焙处理(步骤P5)。虽然省略图示,但同样在这个树脂密封步骤中,使绝缘膜2移动,执行填充树脂4的送给和暂时烘焙处理。如图22所示,在通过卷轴25卷绕之后,将对其完成了填充树脂4的送给和暂时烘焙处理的绝缘膜2传送到加热炉KNR(利用它执行接下来的烘焙处理),并且通过约120℃执行烘焙处理(步骤P6)。
在用卷轴25卷绕之后,将对其完成了上述烘焙处理的绝缘膜2传送到半自动视觉检查设备HGK1。这里,对其中在天线3中安装了芯片5并用填充树脂4密封了芯片5的结构体实行抽样视觉检查。这里,不是对全部结构体实行视觉检查,而是对进行了随机抽样的预定数的结构体实行视觉检查(步骤P7)。也就是,当发现外观不良时,通过步骤P6所使用的制造设备、材料等,准确指出在引入线1的制造中具有故障的部分,并且通过向回反馈给随后引入线1的制造,防止由外观不良的产生条件引起故障的产生。这里所述的外观不良包括以下情况中的一种或多种:碎屑对结构体的粘附、在结构体中产生的玷污、填充树脂4的密封不良(湿度不足)、芯片5的诸如碎裂之类的破损、结构体的非优选的变形和在天线3中形成(标记)的上述区别标记的识别不良。在本步骤P7的抽样视觉检查中,可以适当地选择通过半自动视觉检查设备HGK1的图片处理来探测外观不良,通过操作员在检验监视显示器上对进行了放大投影的图像进行观察来探测外观不良,或这两者。
随后,当有用户要求时,利用链齿孔开口机器SHK,在绝缘膜2的两侧部分中以预定间隔形成如图23所示的用于传送绝缘膜2的链齿孔36(步骤P8)。链齿孔36可以通过用冲孔机对绝缘膜2的部分进行冲孔而形成。另一方面,当不形成这样的链齿孔36时,能减小形成链齿孔36所需的成本(对绝缘膜2的端部完成一批(两件)链齿孔36的形成约1日元)。
随后,通过通信特性测试设备TTK,对用作引入线1的上述结构体的每一个进行通信特性测试(步骤P9)。这里,图24是表示在通信特性测试时的各步骤的流程的说明图,以及图25是表示在通信特性测试时在通信特性测试设备TTK的主要部分中各仪器和部件的运动的说明图。
在通信特性测试时,首先,将上述结构体的第一物件(第一结构体)移到执行上述通信特性测试的位置(第一位置(此后称为检查位置)),并且执行通信特性测试(第一处理)。在实施例1中,使用所谓的粘附处理机进行通信特性测试,并且在使要检查的结构体和辅助天线SANT的距离保持恒定的情况下,测量通信特性。对其执行通信特性测试的结构体通过屏蔽电波的切口等而在相邻结构体之间被屏蔽,并且试图使得相邻结构体不会意外地接收从辅助天线SANT发射的用于测试的电波。包括计算机等的测试系统TSYS经由辅助天线SANT和RF(无线电频率)读出器RFR,分析结构体之间的通信结果,对执行了通信特性测试的结构体的通信特性执行质量判断,并且将结果传送到可编程控制器PLC。
在上述检查位置中,CCD(电荷耦合装置)照相机CAM1对该位置的结构体的平面图像(第一图像)照相,并且它将图像数据传送到图像传感器控制器PSC。图像传感器控制器PSC分析从CCD照相机CAM1传送的图像数据。测量作为受控对象(通信特性测试的对象)的结构体的参考位置已经停止处的坐标LCT1(参考图26)与参考位置实质上应当停止处的坐标LCT2(参考图26)之间的距离L1(参考图26)(第一偏移量)。在实施例1中,关于作为受控对象(通信特性测试的对象)的结构体的参考位置和坐标LCT2,可以任意地建立,并且还可以瞬时响应精确定位。图像传感器控制器PSC通过将这个距离L1作为校正值来传送给可编程控制器PLC。将校正值调整为标准的移动量(间距移动量(参考位置命令值))L2(参考图26),以使与上述受控对象的结构体具有预定间隔(第一间距)的当前连续形成的后续结构体(第二结构体)移到检查位置,可编程控制器PLC作为实际移动量(位移位置命令值(第一距离))L3(参考图26)传送到定位单元LDU。这个定位单元LDU是一个脉冲发生器,它发送驱动脉冲电动机单元PMU的脉冲波,该脉冲电动机单元PMU用作传送绝缘膜2(结构体)的驱动辊KRL1的驱动源。发送与驱动量相对应的脉冲序列,其中驱动辊KRL1仅将绝缘膜2传送实际移动量。如图示脉冲电动机单元PMU的结构的图27所示,脉冲电动机单元PMU包括伺服电动机SMT和驱动单元DUN,该伺服电动机SMT具有电动机MT1和脉冲发生器PG1,该驱动单元DUN具有偏差计数器HCT、D/A(数字/模拟)转换器DAC和伺服放大器SAMP。脉冲发生器PG1发送与电动机MT1的转数成比例的反馈脉冲。偏差计数器HCT保持从定位单元LDU传送的脉冲序列和从反馈脉冲计算的累积脉冲,并且通过这个累积脉冲确定电动机MT1的旋转速度。通过保持固定累积脉冲,在D/A转换器DAC中将累积脉冲转换成模拟数据,以及经由伺服放大器SAMP传送给电动机MT1,使电动机MT1的旋转继续。任何时候都从累积脉冲减去反馈脉冲。当从定位单元LDU传送的脉冲序列停止并且累积脉冲将减小时,电动机MT1的旋转速度将变低,并且当累积脉冲设置为0时,电动机MT1将停止。也就是,通过累积脉冲值和累积脉冲值的变化,能任意地设置电动机MT1的加速度和减速度,以及加速度和减速度时间等。当驱动辊KRL1在与从定位单元LDU所发送的脉冲序列相对应的这样结构下传送绝缘膜2时,能将要检查的后续结构体传送到检查位置,消除先前检查的结构体在检查位置的位置偏移的影响。因此,能防止与要检查的结构体相邻的结构体将会前进到检查位置,而且将会对相邻结构体进行通信特性测试的故障。因为针对要检查的每个结构体在检查位置处测量位置偏移,在将后续结构体传送到检查位置时进行了反映和修正,所以能防止当检查位置处的位置偏移累积时,检查位置处的位置偏移将随它成为后面结构体而变大的故障。
根据以上实施例1,由于利用使用驱动辊KRL1的辊运送系统来传送其中形成了用作引入线1的结构体的绝缘膜2,例如,与链齿运送系统比较,能实现高速传送,而且,能将对其执行通信特性测试的结构体以足够精度移到检查位置。
顺便地,因为在使用一个绝缘膜2形成标准不同的引入线1时,对于每个引入线而言,天线3的宽度不同,所以使其移到上述检查位置的标准的移动量(间距移动量(参考位置命令值))L2(参考图26)对于在绝缘膜2上形成的每个上述结构体不同。在实施例1中,可以对每个结构体设置间距移动量L2。基于距离L1(参考图26)建立的上述校正值每次都能被向回反馈给间距移动量L2,并且能确定实际移动量(位移位置命令值)L3(参考图26)。也就是,即使当使用一个绝缘膜2形成标准不同的引入线1时,也能容易地应用实施例1。因此,能减小实施例1的引入线1的制造成本。
如图25所示,它还能具有这样的结构,关于在上述通信特性测试中判断为缺陷单元的上述结构体,其利用通信特性测试设备TTK具有的金属模(除去装置)KGT对具有天线3的芯片5进行冲孔,从结构体中除去芯片5。此时在判断为缺陷单元的结构体中形成预定直径的开口。在这种情况下,设置上述间距移动量(参考位置命令值)L2,使得在绝缘膜2上形成的全部上述结构体可以按相等间距布置。金属模KGT布置在沿绝缘膜2的传送方向与上述检查位置隔开间距移动量L2的整数倍(n倍)的位置处。在结构体被判断为缺陷单元之后,通过进行n次的绝缘膜2的间距传送(间距送给),将判断为缺陷单元的结构体传送到金属模KGT下方。同时,关于判断为缺陷单元的该结构体后续的结构体,在检查位置一个接一个地进行通信特性测试。当判断为缺陷单元的结构体移到布置了金属模KGT的位置时,可编程控制器PLC将向电磁控制阀DJB发送一个输出信号,并且将打开电磁控制阀DJB。因此,使气压上升,作为空气驱动器的金属模气缸KGS操作,使金属模KGT下降,并且对芯片5与天线3冲孔。当传感器探测到金属模气缸KGS的活动位置下限时,将从传感器向可编程控制器PLC传送一个探测信号。接收到探测信号的可编程控制器PLC断开至电磁控制阀DJB的输出信号,并且关闭电磁控制阀DJB。因此,气压下降,并且金属模KGT上升。因而,通过具有从在通信特性测试中判断为缺陷单元的结构体中除去芯片5的结构,变得可以以极其精确的位置对芯片5冲孔,抑制在金属模KGT下方的位置偏移。
同样可以优良地采用这样的结构:其通过在沿绝缘膜2的传送方向与布置上述金属模KGT的位置隔开间距移动量L2的整数倍(m倍)的位置(第三位置)处布置CCD照相机(第一光学探测装置)CAM2,用CCD照相机CAM2对结构体的平面图像照相,并且自动地区别在结构体中上述开口的存在,对非缺陷单元和缺陷单元的结构体的各自数目(第一数目,第二数目)进行计数。由此,抑制由CCD照相机CAM2在照相位置引起的结构体的位置偏移,并且能区别结构体中形成的开口,而不会发生错误识别。也就是,变得可以对非缺陷单元和缺陷单元的结构体的各自数目正确地计数。可以通过使用激光束的装置代替CCD照相机CAM2,对非缺陷单元和缺陷单元的结构体的各自数目进行计数。
其次,连贯筛选处理机SIH执行填充树脂4(参考图21)的视觉检查(步骤P10),对天线3给定的区别标记的视觉检查(步骤P11),和逐一通过步骤P10和步骤P11之后的非缺陷单元筛选(步骤P12)。
然后,在半自动视觉检查设备HGK2中,对全部上述结构体进行视觉检查(步骤P13)。这里所述的外观不良与使用半自动视觉检查设备HGK1的步骤P7的相同。在本步骤P13的视觉检查中,能适当地选择通过半自动视觉检查设备HGK2的图片处理来进行外观不良的探测,通过操作员在检验监视显示器上对进行了放大投影的图像进行观察来探测外观不良,或这两者。
随后,分别地调查最终在数量计数端子SCS处的上述非缺陷单元和缺陷单元的结构体的数目(步骤P14)。然后,执行由卷轴25卷绕的绝缘膜2的封装和输出(步骤P15),并且在此之后装运给用户方(步骤P16)。在这种情况下,用户方通过切割天线3之间的绝缘膜2,能获得各引入线1。根据用户的要求,可以在制造方(装运方)将其切割成各引入线1的状态下进行装运。在装运之前,可以在绝缘膜2的封装和输出之后进行预定数的绝缘膜2的随机抽样,并且可以通过用于检验的处理机CKH进行与步骤P9相同的通信特性测试。
(实施例2)
在实施例2中,在步骤P12(参考图13)的非缺陷单元筛选步骤中,应用在实施例1中步骤P9(参考图13,图24和图25)所应用的绝缘膜2的传送方法。
图28是表示在步骤P12的非缺陷单元筛选步骤时各步骤的流程的说明图,以及图29是表示在非缺陷单元筛选步骤时连贯筛选处理机SIH的主要部分中各仪器和部件的运动的说明图。
在非缺陷单元筛选步骤时,首先将在绝缘膜2上形成并且后来构成引入线1(参考图1至图7)的结构体的第一物件移到执行非缺陷单元筛选的位置(此后称为第一筛选实现位置),并且执行非缺陷单元筛选。在第一筛选实现位置上布置CCD照相机CAM3,对在第一筛选实现位置的结构体的平面图像照相,并且将图像数据传送到图像传感器控制器PSC。图像传感器控制器PSC分析从照相机CAM3传送的图像数据,并且区别作为受控对象(非缺陷单元筛选的对象)的结构体是否为非缺陷单元。也就是,因为在步骤P9对芯片5与天线3冲孔(参考图13),并且例如当它是一个缺陷单元时,在结构体中形成其直径约为2mm的开口41(参考图30),所以图像传感器控制器PSC在图像数据的分析中通过区别这个开口41的存在,判断它是否为一个非缺陷单元。将判断结果传送到可编程控制器PLC,并且可编程控制器PLC对非缺陷单元和缺陷单元的各自量计数。
在实施例2中,CCD照相机CAM3也起到与实施例1中的CCD照相机CAM1相同的作用。也就是,在上述非缺陷单元筛选步骤时所摄图像的数据不仅用于上述结构体的非缺陷单元筛选,而且通过由图像传感器控制器PSC进行分析,测量作为受控对象(非缺陷单元筛选的对象)的结构体的参考位置已经停止处的坐标LCT1(参考图26)与参考位置实质上应当停止处的坐标LCT2(参考图26)之间的距离L1(参考图26)。除此之外,图像传感器控制器PSC的操作、可编程控制器PLC的操作、定位单元LDU的操作、脉冲电动机单元PMU的操作和驱动辊KRL1的操作与实施例1的那些相同。当驱动辊KRL1在这样结构下传送绝缘膜2时,在非缺陷单元筛选处理对象后续的结构体能被传送到第一筛选实现位置,消除先前非缺陷单元筛选处理的对象的结构体在第一筛选实现位置的位置偏移的影响。由此,能防止与非缺陷单元筛选处理的对象的结构体相邻的结构体前进到第一筛选实现位置,CCD照相机CAM3对相邻结构体照相,并且得到错误筛选结果的故障。因为针对非缺陷单元筛选处理的对象的每个结构体测量在第一筛选实现位置处的位置偏移,在向第一筛选实现位置传送后续结构体时进行反映和调整,所以能防止当第一筛选实现位置的位置偏移累积时,在第一筛选实现位置的位置偏移将会随它成为后面结构体而变大的故障。
在使用上述CCD照相机CAM3的非缺陷单元筛选处理之前或之后,通过进一步使用激光传感器LSS并且探测从激光传感器LSS发射的激光束的反射,可以区别上述结构体的非缺陷单元或缺陷单元。在这种情况下,设置间距移动量(参考位置命令值)L2(参考图26),使得在绝缘膜2上形成的全部上述结构体可以按相等间距布置。布置激光传感器LSS,使得在沿绝缘膜2的延伸方向与上述筛选实现位置隔开间距移动量L2的整数倍(n倍)的第二筛选实现位置中,激光束可以照在一个结构体上。激光传感器LSS经由传感放大器SA1向可编程控制器PLC传送非缺陷单元或缺陷单元的区别结果,并且可编程控制器PLC对非缺陷单元和缺陷单元的各自量进行计数。由此,抑制在激光束照在一个结构体上的第二筛选实现位置处结构体的位置偏移,并且能区别在该结构体中形成的开口41,而不会发生错误识别。也就是,变得可以对非缺陷单元和缺陷单元的结构体的各自数目更正确地计数。
根据以上实施例2,能获得与实施例1相同的效果。
(实施例3)
在实施例3中,将绝缘膜2切割并且单个分离为各引入线1。在绝缘膜2的切割步骤中应用在实施例1中步骤P9(参考图13,图24和图25)所应用的绝缘膜2的传送方法。
图31是表示在绝缘膜2的切割步骤时各步骤的流程的说明图。图32和图33是分别表示在绝缘膜2的切割步骤时各仪器和部件的运动的说明图和主要部分横截面图。
在绝缘膜2的切割步骤时,首先将在绝缘膜2上形成的并且稍后构成引入线1(参考图1至图7)的结构体的第一物件移到执行切割处理的位置(此后称为切割处理实现位置)。此时,用作切割对象的结构体被保持,以便它可以沿几乎垂直方向延伸和存在。在切割位置中,布置CCD照相机CAM4,使得用作切割对象的结构体可以几乎水平地照相,它对在切割处理实现位置的结构体的平面(侧面)图像照相,并且将图像数据传送到图像传感器控制器PSC。图像传感器控制器PSC分析从CCD照相机CAM4传送的图像数据,并且区别作为受控对象(单个分离处理的对象)的结构体是否为非缺陷单元。也就是,由于在当它是一个缺陷单元时在步骤P9(参考图13)对芯片5与天线3冲孔的情况下形成开口41(参考图30),所以图像传感器控制器PSC在图像数据的分析中通过区别这个开口41的存在来判断它是否为非缺陷单元。将判断结果传送给可编程控制器PLC。当判断结构体是非缺陷单元时,可编程控制器PLC断开电磁控制阀DJB2的输出信号,并且关闭电磁控制阀DJB2。因此气压下降,并且作为空气驱动器的用于容纳箱移动的气缸SBC操作,使得用于非缺陷单元容纳的容纳箱SB1(第一保持装置)可以移到切割对象的结构体下方(第四位置)。另一方面,当判断结构体是缺陷单元时,可编程控制器PLC向电磁控制阀DJB2传送一个输出信号,并且打开电磁控制阀DJB2。由此气压上升,并且用于容纳箱移动的气缸SBC操作,使得用于缺陷单元容纳的容纳箱SB2可以移到切割对象的结构体下方。在切割对象的结构体下方,形成探测容纳箱SB1或容纳箱SB2移到了切割对象的结构体下方的传感器。这个传感器在它探测到容纳箱SB1或容纳箱SB2移到了切割对象的结构体下方时,将传送告知该情况的信号。可编程控制器PLC在接收到该信号时,将传送操作保持器HJG的信号。保持器HJG保持并固定绝缘膜2,从背面和前面夹紧它。随后,可编程控制器PLC向电磁控制阀DJB3传送一个输出信号,并且打开电磁控制阀DJB3。由此气压上升,作为空气驱动器的用于切割刀片致动的气缸CYL1操作切割刀片BLD1,切割刀片BLD1切割天线3之间的绝缘膜2,并且得到单个分离的引入线1。因为容纳箱SB1或容纳箱SB2布置在切割对象的结构体下方,所以分别地,当它是非缺陷单元时,能将单个分离的引入线1容纳在容纳箱SB1中,以及当它是缺陷单元时,能将它容纳在容纳箱SB2中。
在实施例3中,CCD照相机CAM4也起到与实施例1中的CCD照相机CAM1相同的作用。也就是,在上述引入线1的单个分离步骤时所摄图像的数据不仅用于上述结构体的非缺陷单元筛选,而且通过由图像传感器控制器PSC进行分析,测量作为受控对象(切割(单个分离)处理的对象)的结构体的参考位置已经停止处的坐标LCT1(参考图26)与参考位置实质上应当停止处的坐标LCT2(参考图26)之间的距离L1(参考图26)。除此之外,图像传感器控制器PSC的操作、可编程控制器PLC的操作、定位单元LDU的操作、脉冲电动机单元PMU的操作和驱动辊KRL1的操作与实施例1的那些相同。当驱动辊KRL1在这样结构下传送绝缘膜2时,能将下一个切割处理的对象的结构体传送到切割位置,消除先前切割处理的对象的结构体在上述切割位置中的位置偏移的影响。由此,能防止与切割处理的对象的结构体相邻的结构体前进到切割位置,CCD照相机CAM4对相邻结构体照相,并且取得错误筛选结果的故障。因为针对切割处理的对象的每个结构体,测量切割位置的位置偏移,在向切割位置传送后续结构体时进行反映和调整,所以能防止当切割位置的位置偏移累积时,在切割位置的位置偏移将会随它成为后面结构体而变大的故障。
根据以上实施例3,能获得与实施例1和实施例2相同的效果。
(实施例4)
在实施例4中,对步骤P8(参考图13)的链齿孔加工处理,应用在实施例1中步骤P9(参考图13、图24和图25)所应用的绝缘膜2的传送方法。
同样如以上实施例1所述,当接收到来自用户的要求时,在实施例4中用链齿孔开口机器SHK(参考图12)形成链齿孔(第一孔)36(参考图23)。形成链齿孔36,以便例如当在用户方执行引入线1(参考图1至图7)的切割(单个分离)处理时,使用链齿传送绝缘膜2。
图34是表示在步骤P8的链齿孔加工处理时的各步骤的流程的说明图,以及图35是表示在链齿孔加工处理时在链齿孔开口机器SHK的主要部分中各仪器和部件的运动的说明图。
在链齿孔加工处理时,首先将在绝缘膜2上形成并且稍后构成引入线1的结构体的第一物件移到执行链齿孔36的处理的位置(此后称为处理位置),并且在绝缘膜2中形成链齿孔36。在处理位置上或在处理位置下方布置CCD照相机CAM5,对在处理位置的结构体的平面图像照相,并且将图像数据传送到图像传感器控制器PSC。
CCD照相机CAM5也起到与实施例1中的CCD照相机CAM1相同的作用。也就是,关于由CCD照相机CAM5所摄的图像,当通过图像传感器控制器PSC进行分析时,测量作为受控对象(链齿孔处理的对象)的结构体的参考位置已经停止处的坐标LCT1(参考图26)与参考位置实质上应当停止处的坐标LCT2(参考图26)之间的距离L1(参考图26)。除此之外,图像传感器控制器PSC的操作、可编程控制器PLC的操作、定位单元LDU的操作、脉冲电动机单元PMU的操作和驱动辊KRL1的操作与实施例1的那些相同。当驱动辊KRL1在这样结构下传送绝缘膜2时,能将后续结构体传送到处理位置,消除先前结构体在处理位置处的位置偏移的影响。
顺便提及,在用辊运送系统传送绝缘膜2时,存在传送下的绝缘膜2沿Z字形方向移动的特性,并且有可能也会使曲折量和曲折方向改变。链齿孔36总需要在沿绝缘膜2的传送方向(以下实施例4将其称为X方向)和与X方向垂直相交的方向(以下实施例4将其称为Y方向)的固定位置处开口。也就是,这是因为在链齿传送时,钩住在链齿的周围以恒定间隔形成的突起上的链齿孔36,传送绝缘膜2。当在链齿孔36的X方向和Y方向的两侧的开口位置不精确时,有可能发生由于突起和绝缘膜2的接触而损坏绝缘膜2,或在传送途中绝缘膜2脱轨的故障。
因此,在实施例4中,在绝缘膜2上进一步布置CCD照相机CAM6,以测量在绝缘膜2的Y方向的位置偏移(曲折量)。CCD照相机CAM6对在CCD照相机CAM6下方的上述结构体的平面图像(第二图像)照相,并且它将图像数据传送到图像传感器控制器PSC2。图像传感器控制器PSC2使用与图像传感器控制器PSC沿结构体的X方向的位置偏移量(第二偏移量)的测量方法相同的方法,测量沿CCD照相机CAM6下方的上述结构体的Y方向的位置偏移量(第三偏移量)L4。将这个位置偏移量L4作为Y方向的校正值传送给可编程控制器PLC。接收到关于位置偏移量L4的信息的可编程控制器PLC向金属模(开口装置)KGT2传送一个打开链齿孔36的信号,使得它可以向Y方向仅移动位置偏移量L4,并且它使金属模KGT2向Y方向仅移动位置偏移量L4。随后,可编程控制器PLC向电磁控制阀DJB4传送一个输出信号,并且打开电磁控制阀DJB4。由此气压上升,作为空气驱动器的用于金属模KGT2致动的气缸CYL2操作金属模KGT2,并且在绝缘膜2中形成链齿孔36。
通过在以上结构下方形成链齿孔36,链齿孔36能在X方向和Y方向两侧的精确位置中对绝缘膜2形成开口,消除沿传送方向前进的绝缘膜2的X方向和Y方向两侧的位置偏移(曲折)的影响。因为每当它执行一次对链齿孔36的开口时,就测量绝缘膜2的X方向和Y方向两侧的位置偏移,以在形成后续链齿孔36时进行反映和调整,所以能防止当链齿孔36的开口位置的位置偏移累积时,开口位置的位置偏移将会随它成为后面链齿孔36而变大的故障。
根据以上实施例4,能获得与实施例1至3相同的效果。
(实施例5)
在实施例5中,在步骤P13(参考图13)的视觉检查步骤中,应用在实施例1中步骤P9(参考图13,图14和图25)所应用的绝缘膜2的传送方法。
图36是表示在步骤P13的视觉检查步骤时各步骤的流程的说明图,以及图37是表示在视觉检查步骤时半自动视觉检查设备HGK2的主要部分中各仪器和部件的运动的说明图。
在实施例5中,在视觉检查步骤时通过块送给方法传送绝缘膜2。这里,块送给方法是一种根据每个预定数(例如,约40件至50件)将在绝缘膜2上形成的并且稍后构成引入线1的结构体移到进行视觉检查的位置(第五位置(此后称为视觉检查位置))。通过实施例1说明的校正结构体的位置偏移来传送绝缘膜2的方式也能一起被使用。
在将要检查的结构体组移到视觉检查位置之后,进行结构体组中所包括的结构体的视觉检查。在这个视觉检查中,也如实施例1所说明的,能适当地选择通过半自动视觉检查设备HGK2的图片处理来探测外观不良,通过操作员在检验监视显示器上对进行了放大投影的图像进行观察来探测外观不良,或这两者。
其次,将从其通过视觉检查探测到外观不良的结构体移到一个指定位置,并且通过金属模KGT3对芯片5与天线3冲孔,从该结构体中除去芯片5。在这种情况下,可应用通过实施例1说明的绝缘膜2的传送方法。也就是,将从其通过视觉检查探测到外观不良的结构体中的一个移到用金属模KGT3执行冲孔的位置(此后称为冲孔位置),并且用金属模KGT3对芯片5与天线3冲孔。当目标结构体此时沿绝缘膜2的传送方向比金属模KGT3位置靠后时,将绝缘膜2沿与传送方向相反的方向传送。通过使脉冲电动机单元PMU的伺服电动机SMT所包括的电动机MT1做反向旋转,执行这个反方向传送。将CCD照相机CAM7布置在冲孔位置上或冲孔位置下方,对在冲孔位置的结构体的平面图像照相,并且将图像数据传送到图像传感器控制器PSC。关于通过CCD照相机CAM7所摄的图像,当通过图像传感器控制器PSC进行分析时,测量作为受控对象(芯片5的冲孔处理的对象)的结构体的参考位置已经停止处的坐标LCT1(参考图26)与参考位置实质上应当停止处的坐标LCT2(参考图26)之间的距离L1(参考图26)。除此之外,图像传感器控制器PSC的操作、可编程控制器PLC的操作、定位单元LDU2的操作、脉冲电动机单元PMU的操作和驱动辊KRL1的操作与实施例1的那些相同。当驱动辊KRL1在这样结构下传送绝缘膜2时,可以将后续结构体传送到冲孔位置,消除先前结构体在冲孔位置中的位置偏差的影响。
当受控对象的结构体移到冲孔位置时,可编程控制器PLC将向定位单元LDU2传送一个信号,使得可以将金属模KGT3移到冲孔位置。这个定位单元LDU2是一个脉冲发生器,它发送脉冲波,驱动用作驱动源的步进电动机单元SMU,以将金属膜KGT3移到冲孔位置。步进电动机单元SMU包括步进驱动器SD1和步进电动机SM1。步进电动机SM1是一种脉冲电动机。从定位单元LDU2发送的脉冲由控制步进电动机SM1的操作的步进驱动器SD1所接收。步进驱动器SD1使步进电动机SM1仅操作与接收的脉冲波相对应的量,并且将金属模KGT3移到冲孔位置。随后,可编程控制器PLC向电磁控制阀DJB5传送一个输出信号,并且打开电磁控制阀DJB5。由此气压上升,并且作为空气驱动器的用于金属模KGT3致动的气缸CYL3操作金属模KGT3,并且对芯片5冲孔。因此,在结构体中形成开口41(也见图30)。
在以上结构下通过从探测到外观不良的结构体中对芯片5冲孔,消除先前受控对象(芯片5的冲孔处理的对象)的结构体的位置偏移的影响,能在精确位置中对芯片5冲孔。因为每当它执行一次芯片5的冲孔时,就测量受控对象的结构体的位置偏移,以在对后续芯片5冲孔时进行反映和调整,所以能防止当开口41的开口位置的位置偏移累积时,开口位置的位置偏移将会随它成为具有后面开口的开口41而变大的故障。
在绝缘膜2上,可以形成多批(产品组)的上述结构体。在这样情况下,对用作一批的头和尾的结构体,执行用于获取一批的批控制孔(第一标记)42的多次开口。为了制作这个批控制孔42,可以使用上述金属模KGT3。此时,金属模KGT3一个接一个地制作批控制孔42。从定位单元LDU2发送脉冲波,使得可以将金属模KGT3布置到开口位置(第五位置)。关于作为批控制孔42的开口的对象的结构体的移动,由于执行与作为芯片5的上述冲孔处理的对象的结构体的移动控制相同的控制,所以能抑制位置偏移。在与上述开口41相同的位置处制作批控制孔42中的一个。
通过来自操作员的命令来制作上述批控制孔42的结构也是可行的。例如,通过操作员将半自动视觉检查设备HGK2中形成的开关旋至ON,将半自动视觉检查设备HGK2变成用于对批控制孔42开口的状态。当可编程控制器PLC此时探测到开关设为ON时,可编程控制器PLC将向定位单元LDU2传送一个信号,使得可以将金属模KGT3移到金属模KGT3的开口位置。此后,直到制作批控制孔42的各仪器的操作都如以上所述那样。
同样可行的是这样的结构:它也使用可编程控制器PLC,并且对上述结构体的非缺陷单元数和缺陷单元数计数,其中在形成开口41和批控制孔42之后在该位置(第三位置)中布置通过实施例1说明的CCD照相机CAM2(参考图25)、通过实施例2说明的激光传感器LSS或这两者。当这里有一个操作使上述绝缘膜2沿传送方向相反的方向移动时,执行这样的处理:通过可编程控制器PLC,分别从到那时计数得到的非缺陷单元数和缺陷单元数中减去同时经过的非缺陷单元和缺陷单元的结构体的各自数(第三数,第四数)。
根据以上实施例5,能获得与实施例1至4相同的效果。
在前述中,基于以上实施例具体地说明了由本发明人所完成的本发明,但是本发明不限于以上实施例,而是当然可以在不偏离本发明的精神的限制内,以各种方式作出改变和修改。
虽然在上述实施例中使用在包括聚对苯二甲酸乙二醇酯的绝缘膜上粘贴的Al箔来形成天线,但是例如可以使用在绝缘膜的一侧上粘贴的Cu箔来形成天线,或绝缘膜可以包括聚酰亚胺树脂。
本发明的电子器件的制造方法可应用于例如用于电子标签的引入线的制造过程中。

Claims (22)

1.一种电子器件的制造方法,所述电子器件具有天线,其包括在绝缘膜的主表面中形成的导电膜;切口,其在所述天线的部分中形成,并且其端部延伸并存在于所述天线的外缘;半导体芯片,其经由多个凸点电极与所述天线电连接;和树脂,其密封所述半导体芯片,所述制造方法包括以下步骤:
(a)制备连续带状的所述绝缘膜,利用所述绝缘膜形成多个结构体,所述结构体在所述主表面上方将所述半导体芯片与多个所述天线的每一个电连接;
(b)利用两个辊将连续带状的所述绝缘膜的两侧夹紧,通过摩擦力传送,将所述结构体中的第一结构体移到第一位置;
(c)在所述第一结构体移到所述第一位置的情况下,对所述第一结构体执行第一处理;
(d)在所述第一结构体移到所述第一位置的情况下,获取所述第一结构体的第一图像,从所述第一图像测量所述第一结构体与所述第一实际位置之间的第一偏移量;和
(e)利用所述两个辊将连续带状的所述绝缘膜的两侧夹紧,通过摩擦力传送,将所述结构体中与所述第一结构体以第一间距连续布置的第二结构体向所述第一位置仅移动第一距离,所述第一距离为所述第一间距加上所述第一偏移量。
2.根据权利要求1的电子器件的制造方法,其中:
通过在所述步骤(d)之后将所述第二结构体作为所述第一结构体来对待,重复所述步骤(c)和所述步骤(d),对全部所述结构体执行所述步骤(c)和所述步骤(d)。
3.根据权利要求1的电子器件的制造方法,其中:
沿所述绝缘膜的传送方向的方向来确定所述第一偏移量。
4.根据权利要求1的电子器件的制造方法,其中:
所述第一处理是对所述第一结构体的电波特性测试;和
当通过所述电波特性测试探测到缺陷时,将所述半导体芯片从所述第一结构体中除去。
5.根据权利要求4的电子器件的制造方法,其中:
将所述结构体的每一个与相邻的所述结构体以所述第一间距连续地布置;和
在沿所述绝缘膜的传送方向与所述第一位置隔开所述第一间距的整数倍的第二位置中,通过布置在所述第二位置上方的除去装置,从通过所述电波特性测试探测到缺陷的所述第一结构体中除去所述半导体芯片。
6.根据权利要求2的电子器件的制造方法,其中:
将所述结构体的每一个与相邻的所述结构体以所述第一间距连续地布置;
所述第一处理是对所述第一结构体的电波特性测试;
当通过所述电波特性测试探测到缺陷时,从所述第一结构体中除去所述半导体芯片;和
在沿所述绝缘膜的传送方向与所述第一位置隔开所述第一间距的整数倍的第三位置中,通过第一光探测装置来探测在所述第一结构体中所述半导体芯片的存在,并且分别地调查包括所述半导体芯片的所述第一结构体的第一数目,和不包括所述半导体芯片的所述第一结构体的第二数目。
7.根据权利要求6的电子器件的制造方法,其中:
所述第一光探测装置通过图片处理来探测在所述第一结构体中所述半导体芯片的存在。
8.根据权利要求1的电子器件的制造方法,其中:
在所述第一处理之前,预先对所述结构体执行第一测试;
从所述结构体中的在所述第一处理之前由所述第一测试探测到缺陷的那个结构体中,预先除去所述半导体芯片;和
在所述第一处理中,从所述第一图像来区别在所述第一结构体中所述半导体芯片的存在,并且分别地调查包括所述半导体芯片的所述第一结构体的第一数目,和不包括所述半导体芯片的所述第一结构体的第二数目。
9.根据权利要求8的电子器件的制造方法,其中:
将所述结构体的每一个与相邻的所述结构体以所述第一间距连续地布置;和
在沿所述绝缘膜的传送方向与所述第一位置隔开所述第一间距的整数倍的第三位置中,通过第一光探测装置使用激光的光处理来探测在所述第一结构体中所述半导体芯片的存在,并且分别地调查包括所述半导体芯片的所述第一结构体的第一数目,和不包括所述半导体芯片的所述第一结构体的第二数目。
10.根据权利要求8的电子器件的制造方法,其中:
所述第一测试是对所述结构体的电特性检查和对所述结构体的视觉检查中的一种或多种。
11.根据权利要求10的电子器件的制造方法,其中:
在所述第一测试包括对所述结构体的所述视觉检查的情况下,所述缺陷包括以下情况中的一种或多种:碎屑对所述第一结构体的粘附、在所述第一结构体中产生的玷污、所述树脂的密封不良、所述半导体芯片的破损、所述第一结构体的变形和对在所述第一结构体中形成的区别标记的识别不良。
12.根据权利要求1的电子器件的制造方法,其中:
在所述第一处理之前,预先对所述结构体执行第一测试,所述第一测试包括电波特性测试和视觉检查中的一种或多种;
从所述结构体中的在所述第一处理之前由所述第一测试探测到缺陷的那个结构体中,预先除去所述半导体芯片;
在所述第一处理中,从所述第一图像来区别在所述第一结构体中所述半导体芯片的存在;
在所述第一处理中,当确认在所述第一结构体中存在所述半导体芯片时,在将第一保持装置移到接收所述第一结构体的第四位置之后,切割所述绝缘膜,并且使所述第一结构体单个地分离并容纳在所述第一保持装置中;和
在所述第一处理中,当确认在所述第一结构体中不存在所述半导体芯片时,在从所述第四位置撤走所述第一保持装置之后,切割所述绝缘膜,并且使所述第一结构体单个地分离。
13.根据权利要求12的电子器件的制造方法,其中:
当在所述第一处理中确认在所述第一结构体中不存在所述半导体芯片时,从所述第四位置撤走所述第一保持装置,在将第二保持装置移到所述第四位置之后,切割所述绝缘膜,并且使所述第一结构体单个地分离并容纳在所述第二保持装置中;和
通过切割装置,切割所述绝缘膜,并且使所述第一结构体单个地分离,所述切割装置通过探测到在所述第四位置中存在所述第一保持装置和所述第二保持装置而操作。
14.根据权利要求12的电子器件的制造方法,其中:
在所述第一测试包括对所述结构体的所述视觉检查的情况下,所述缺陷包括以下情况中的一种或多种:碎屑对所述第一结构体的粘附、在所述第一结构体中产生的玷污、所述树脂的密封不良、所述半导体芯片的破损、所述第一结构体的变形和对在所述第一结构体中形成的区别标记的识别不良。
15.根据权利要求1的电子器件的制造方法,其中:
在所述第一处理中,在与传送方向垂直相交的所述绝缘膜的宽度方向的两端中,形成一个或多个第一孔;和
以沿传送方向的第二偏移量和沿所述绝缘膜的宽度方向的第三偏移量来确定所述第一偏移量。
16.根据权利要求15的电子器件的制造方法,其中:
将形成所述第一孔的开口装置沿所述宽度方向仅移动所述第三偏移量,通过改变所述开口装置和所述绝缘膜的相对位置,执行在所述步骤(e)移动所述第二结构体时对形成所述第一距离的所述第一偏移量中与所述第三偏移量相对应的部分的移动。
17.根据权利要求16的电子器件的制造方法,其中:
将所述结构体的每一个与相邻的所述结构体以所述第一间距连续地布置;和
在沿所述绝缘膜的传送方向与所述第一位置隔开所述第一间距的整数倍的第三位置中,获取在所述第三位置下方的所述结构体的第二图像,并且从所述第二图像测量所述第三偏移量。
18.根据权利要求1的电子器件的制造方法,其中:
所述结构体形成一个或多个产品组;
连续地布置形成所述一个产品组的所述结构体;
在所述第一处理之前,在向所述绝缘膜延伸和存在的方向与所述第一位置隔开的第二位置中,对形成所述一个产品组的所述结构体的开始和末尾的所述结构体,给定一个识别所述产品组的第一标记;
而且在所述第一处理之前,将所述一个产品组移到第五位置,通过操作员的视觉观察来测试所述一个产品组中所包括的所述结构体的外观,将探测到外观不良的所述结构体移到所述第二位置,并且在所述结构体移到所述第二位置的情况下,从所述结构体中除去所述半导体芯片;和
在所述第一处理中,从所述第一图像来区别在所述结构体中所述半导体芯片的存在,并且分别地调查包括所述半导体芯片的所述结构体的第一数目,和不包括所述半导体芯片的所述结构体的第二数目。
19.根据权利要求18的电子器件的制造方法,其中:
当探测到外观不良的所述结构体在所述绝缘膜的传送方向侧上偏离所述第二位置时,通过沿与所述传送方向相反的方向移动,将探测到外观不良的所述结构体移到所述第二位置;和
分别从所述第一数目和所述第二数目减去当探测到外观不良的所述结构体移到所述第二位置时,经过所述第一位置的包括所述半导体芯片的所述结构体的第三数目和不包括所述半导体芯片的所述结构体的第四数目。
20.根据权利要求19的电子器件的制造方法,其中:
将所述结构体的每一个与相邻的所述结构体以所述第一间距连续地布置;和
在沿所述绝缘膜的传送方向与所述第一位置隔开所述第一间距的整数倍的第三位置中,通过第一光探测装置使用激光的光处理,探测在所述结构体中所述半导体芯片的存在,并且分别地调查包括所述半导体芯片的所述结构体的第五数目和不包括所述半导体芯片的所述结构体的第六数目。
21.根据权利要求20的电子器件的制造方法,其中:
分别从所述第五数目和所述第六数目减去当探测到外观不良的所述结构体移到所述第二位置时,经过所述第三位置的包括所述半导体芯片的所述结构体的第七数目和不包括所述半导体芯片的所述结构体的第八数目。
22.根据权利要求18的电子器件的制造方法,其中:
所述外观不良包括以下情况中的一种或多种:碎屑对所述第一结构体的粘附、在所述第一结构体中产生的玷污、所述树脂的密封不良、所述半导体芯片的破损、所述第一结构体的变形和对在所述第一结构体中形成的区别标记的识别不良。
CNB2006101289033A 2005-09-08 2006-09-01 电子器件的制造方法 Expired - Fee Related CN100546011C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP260461/2005 2005-09-08
JP2005260461A JP2007072853A (ja) 2005-09-08 2005-09-08 電子装置の製造方法

Publications (2)

Publication Number Publication Date
CN1929104A true CN1929104A (zh) 2007-03-14
CN100546011C CN100546011C (zh) 2009-09-30

Family

ID=37829955

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101289033A Expired - Fee Related CN100546011C (zh) 2005-09-08 2006-09-01 电子器件的制造方法

Country Status (3)

Country Link
US (1) US7526854B2 (zh)
JP (1) JP2007072853A (zh)
CN (1) CN100546011C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807061A (zh) * 2010-02-11 2010-08-18 东莞朗诚模具有限公司 集成电路切筋系统的视觉检测控制系统及方法
CN101859717A (zh) * 2009-04-13 2010-10-13 株式会社日立高新技术 作业处理装置、显示基板模块组装生产线或组装方法
CN102778222A (zh) * 2012-07-06 2012-11-14 中铁二十二局集团第一工程有限公司 一种隧道衬砌台车定位系统
CN112993519A (zh) * 2021-02-07 2021-06-18 惠州Tcl移动通信有限公司 一种智能终端天线及信号增强控制方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200530933A (en) * 2004-03-12 2005-09-16 Renesas Tech Corp Production process of inlet for electronic tag
JP2008092198A (ja) * 2006-09-29 2008-04-17 Renesas Technology Corp Rfidラベルタグおよびその製造方法
CN101209787B (zh) * 2007-12-25 2012-05-23 天津工业大学 一种密封毛条卷绕装置
GB2472047B (en) 2009-07-22 2011-08-10 Novalia Ltd Packaging or mounting a component
KR101829308B1 (ko) * 2011-04-22 2018-02-20 동우 화인켐 주식회사 필름의 패턴의 사행 제어 장치
US9157954B2 (en) * 2011-06-03 2015-10-13 Apple Inc. Test system with temporary test structures
CN103327751B (zh) * 2012-03-19 2016-08-17 无锡华润安盛科技有限公司 Pcb的固定加热装置、引线键合装置及其引线键合方法
CN104096978B (zh) * 2014-06-26 2015-11-25 长春光华微电子设备工程中心有限公司 不锈钢芯片激光切割加工与贴膜装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU626013B2 (en) * 1988-07-04 1992-07-23 Sony Corporation A thin electronic device having an integrated circuit chip and a power battery and a method for producing same
JPH03288758A (ja) * 1990-04-04 1991-12-18 Sumitomo Metal Ind Ltd 帯状極低張力シートの位置決め方法
US6395043B1 (en) * 1998-11-25 2002-05-28 Timer Technologies, Llc Printing electrochemical cells with in-line cured electrolyte
EP1028483B1 (en) * 1999-02-10 2006-09-27 AMC Centurion AB Method and device for manufacturing a roll of antenna elements and for dispensing said antenna elements
US6606247B2 (en) * 2001-05-31 2003-08-12 Alien Technology Corporation Multi-feature-size electronic structures
JP4089193B2 (ja) * 2001-09-25 2008-05-28 横河電機株式会社 Tcp用ハンドラ及び先頭tcp検出方法
JP2003317065A (ja) * 2002-04-23 2003-11-07 Konica Minolta Holdings Inc Icカードの作成方法及びicカード
DE10229168A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Laminat mit einer als Antennenstruktur ausgebildeten elektrisch leitfähigen Schicht
JP2004051244A (ja) * 2002-07-16 2004-02-19 Sumitomo Heavy Ind Ltd テープタブ搬送位置決め方法及び装置
JP2004086785A (ja) * 2002-08-29 2004-03-18 Toppan Forms Co Ltd Ic製品検査装置および方法
JP2004164345A (ja) * 2002-11-13 2004-06-10 Sony Corp 非接触icカードおよびその製造方法
JP2004220141A (ja) * 2003-01-10 2004-08-05 Renesas Technology Corp Icインレットの製造方法、idタグ、idタグリーダおよびそれらのデータ読み出し方法
JP3739752B2 (ja) * 2003-02-07 2006-01-25 株式会社 ハリーズ ランダム周期変速可能な小片移載装置
US7051429B2 (en) * 2003-04-11 2006-05-30 Eastman Kodak Company Method for forming a medium having data storage and communication capabilities
JP2005149352A (ja) 2003-11-19 2005-06-09 Konica Minolta Photo Imaging Inc Icカード及びicカードの製造方法
JP4378164B2 (ja) * 2003-12-18 2009-12-02 日立マクセル株式会社 非接触式icカード用インレットの製造方法、製造装置及び非接触式icカード用インレット

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859717A (zh) * 2009-04-13 2010-10-13 株式会社日立高新技术 作业处理装置、显示基板模块组装生产线或组装方法
CN101807061A (zh) * 2010-02-11 2010-08-18 东莞朗诚模具有限公司 集成电路切筋系统的视觉检测控制系统及方法
CN102778222A (zh) * 2012-07-06 2012-11-14 中铁二十二局集团第一工程有限公司 一种隧道衬砌台车定位系统
CN102778222B (zh) * 2012-07-06 2016-03-02 中铁二十二局集团第一工程有限公司 一种隧道衬砌台车定位系统
CN112993519A (zh) * 2021-02-07 2021-06-18 惠州Tcl移动通信有限公司 一种智能终端天线及信号增强控制方法
CN112993519B (zh) * 2021-02-07 2023-09-19 惠州Tcl移动通信有限公司 一种智能终端天线及信号增强控制方法

Also Published As

Publication number Publication date
CN100546011C (zh) 2009-09-30
US7526854B2 (en) 2009-05-05
JP2007072853A (ja) 2007-03-22
US20070053310A1 (en) 2007-03-08

Similar Documents

Publication Publication Date Title
CN1929104A (zh) 电子器件的制造方法
US9287142B2 (en) Method of manufacturing a semiconductor device using markings on both lead frame and sealing body
CN1700424A (zh) 半导体器件的制造方法
KR101449247B1 (ko) 다이 본더 및 다이의 위치 인식 방법
CN1245460A (zh) 装有电路芯片的卡及电路芯片组件
CN1519948A (zh) 半导体晶片,固态成像器件和光学器件模块及二者的制造方法
CN1630943A (zh) 半导体器件以及半导体器件的制造方法
CN110729210B (zh) 半导体制造装置以及半导体器件的制造方法
US20070296445A1 (en) Semiconductor Chip Flipping Assembly and Apparatus For Bonding Semiconductor Chip Using The Same
JP5510923B2 (ja) 位置補正装置及びそれを備えたハンドラ
TWI550751B (zh) Grain adapter and bonding method
US20050011067A1 (en) Apparatus for mounting semiconductors
TWI557832B (zh) 製造半導體的裝置與方法
KR101192977B1 (ko) Mlf 형 반도체 패키지를 트레이에 자동 멀티로딩하기 위한 시스템
US6946311B2 (en) Processing apparatus and wafer processing method
WO2009125520A1 (ja) ボンディング装置およびボンディング装置に用いられるボンディング対象の位置認識方法ならびにボンディング対象の位置認識プログラムを記録した記録媒体
US20230086461A1 (en) Method for controlling boat/strip type solder ball placement system
CN1298039C (zh) 电子元件安装用薄膜载带的检测装置及检测方法
JP2013197278A (ja) 半導体製造装置
JP5176186B2 (ja) 半導体チップのピックアップ方法および半導体装置の製造方法
KR20110069214A (ko) 웨이퍼의 위치 확인 방법 및 이를 이용한 반도체 칩 분리 방법
CN118231289A (zh) 半导体制造装置、拾取装置及半导体器件的制造方法
US20070298539A1 (en) Method For Bonding Semiconductor Chip
JP2023073990A (ja) 分析用サンプル加工自動化システム及びこれを用いたサンプル加工方法
TW200421510A (en) Method and apparatus for processing an array of components

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100919

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20100919

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090930

Termination date: 20200901

CF01 Termination of patent right due to non-payment of annual fee