CN1909212A - 不需要poly2的用于掩埋条形窗形成的凹陷环状蚀刻 - Google Patents

Abstract

一种制作沟道式电容器的方法，通过减少沉积的多晶硅层的数目来实现所述方法，所述沟道式电容器在掩埋条形窗中具有减小的电阻，应用于例如动态随机存取存储器电路的存储电路中。所述方法包括：沉积环状材料，之后干法蚀刻环状材料。从顶部区域蚀刻掉环状材料，在填充沟槽底部的第一多晶硅层的表面和去除了环状材料的上部区域之间，在沟槽壁上留下一层环状材料。在蚀刻掉环状材料之后，沉积第二多晶硅层，以便与其它元件接触。

Description

不需要poly2的用于掩埋条形窗形成的凹陷环状蚀刻

技术领域

本发明涉及在半导体衬底中针对存储电路制造沟道式电容器的工艺，具体地，涉及在掩埋条形窗中制造具有提高导电率的沟道式电容器。

背景技术

动态随机存取存储器(“DRAM”)元件是计算机系统中重要的组件。很少有计算机系统可以不需要DRAM存储器而工作，因此对存储器的需要增加，存储器单元的尺寸减少了在晶片的给定区域内放置存储器单元的数量。获得更高密度的技术之一是使用沟道式电容器。

作为一种增加电容而无需使用或者由表面电容器占据的有用表面区域的方式，开发了沟道式电容器。沟道式电容器允许通过使用在衬底中形成的沟槽壁的表面，来增加电容器的面积。沟道式电容器可用的面积可以取决于沟槽的深度以及可用于正确处理可以在这些深度处应用的材料的工具。

下面的等式示出了面积与电容器的电容之间的关系：

                   C＝εA/t    (1)

其中，ε是电容器板之间的绝缘体的介电常数，t是充当电介质的绝缘材料的厚度，以及A是电容器的面积。因为可以在衬底中形成沟道式电容器，可以使用沟槽(trench)壁来形成电容器的板之一。因此，沟槽提供了用于形成电容器所需的面积，因此保留了在衬底或晶片的表面上附加电路单元的重要固定面积(real estate)。

随着线宽设计规范接近110nm，工艺不影响已设计的元件电特性是重要的。对于组成各种元件的材料而言尤其如此。随着元件变小，材料中的任何缺陷对于元件或整个电路可以导致灾难性的结果。因此，期望填充沟槽的多晶硅具有良好的导电特性。在掩埋条形(“BSET”)窗的当前设计中，在形成沟道式电容器工艺的工艺中存在三级或更多级的多晶硅。填充沟槽的每一个多晶硅层可以被用作在形成期间保护元件其它区域的牺牲材料。

形成的后继多晶硅层建立了与下面层的界面。层之间的界面可能存在缺陷。在一些情况中，因为它与氧气或与其它空气中的材料和化学物质起反应，下面的层可以形成薄的天然氧化物。在界面形成缺陷和天然氧化物共同导致当继续沉积层时材料的电阻增加。即使界面非常薄，随着减小元件的尺寸，由于界面相对于整个材料量的比例增加，界面在存储电路的电路阻抗中发挥更重要的作用。

因此，减少界面的数目是有利的，并且提供与沟道式电容器相连的良好传导路径。当在沟道式电容器中在多晶硅层界面上形成氧化物时，材料显现出增加的电阻。产生的氧化物(即使薄)可能在遵守110nm设计规则的材料中导致毁灭性的结果。这种氧化物成为调到材料的主要部分，并且可以导致与沟道式电容器相连的电阻，因此减少了整个存储电路的访问时间。因此，存在修改该工艺来减少具有形成氧化物和缺陷界面的多晶硅层的数目的需要。

发明内容

在此公开的实施例提供了一种改进的工艺，用于形成在沟道式电容器中消除了牺牲的多晶硅层和界面的沟道式电容器。具体地，该工艺可以应用于使用掩埋条形(BEST)单元结构的动态随机存取存储器(“DRAM”)电路中。该工艺提供可选的蚀刻方法，从沟道式电容器的顶部去除环状氧化层，并且消除被统称为poly2层的层。

在一个实施例中，形成沟道式电容器的工艺包括在衬底中形成沟槽。当形成沟槽时，利用硅酸砷玻璃涂敷沟槽壁，使沟槽表面在驱动扩散期间具有高导电性。这个高导电层提供用于形成沟道式电容器的第一板的节点。当形成该节点时，在沟槽壁上沉积节点氮化物，形成电容器的电介质。在用多晶硅填充沟槽的晶片上沉积填充材料多晶硅。对多晶硅进行掺杂，以提供高导电率，以便多晶硅可以形成沟道式电容器的第二板。可以通过化学气相沉积(CVD)工艺来沉积多晶硅。

当已经沉积时，蚀刻多晶硅，从而在填充沟槽的多晶硅层中形成凹陷。在蚀刻工艺期间，可以去除在晶片表面上沉积的多晶硅。通过在沟槽中去除多晶硅而形成的凹陷，在沟槽壁上暴露露出氮化物。去除暴露的氮化物，并且在沟槽中剩下的多晶硅形成掩膜，以保护在蚀刻工艺中成为电容器的电介质的氮化物。

当从沟槽壁去除了不希望的氮化物时，可以通过使用另一种CVD工艺，在沟槽的凹陷内以及晶片表面上沉积环状或环状材料。可以从在CVD工艺中沉积的氧化硅中形成环状材料。使用电抗离子蚀刻工艺或能够从晶片表面去除氧化物的其它等效干法蚀刻工艺，可以蚀刻掉多余的氧化物。可以从沟槽壁去除氧化物，到离晶片表面接近200nm的深度。在该水平面之下，在壁上仍有环状。在去除了多余氧化物的沟槽壁上可以沉积另一个氮化物层：掩埋条形氮化物。

在去除多余的环状材料之后，现在利用另一层多晶硅重新填充沟槽的凹陷，多晶硅覆盖环状氧化物，并且与沟道式电容器的第二板接触。稍后可以使该多晶硅层具有其它接触，用于使沟道式电容器与元件或包括存储器单元的元件相连。使用标准的工艺，形成开关元件并提供在后继工艺期间与沟道式电容器的电接触。

附图说明

参考附图和说明，可以更好地理解本申请。不一定按照比例绘制出附图中的组件，代替放置，其重点主要是展示本发明的原理。此外，在附图中，类似的参考数字表示不同视图中的相应部分。

图1是沟道式电容器的图示。

图2是用于形成沟道式电容器的工艺流程图。

图3是具有节点的沟槽的图。

图4是具有节点氮化物的沟槽的图。

图5是示出了在蚀刻了第一多晶硅层之后的凹陷的图。

图6是示出了蚀刻的环状的沟道式电容器的图。

图7是具有第二多晶硅填充的沟道式电容器的图。

具体实施方式

图1中示出了与掩埋条形(“BEST”)窗101相接的沟道式电容器100。图1是半导体晶片或衬底110的部分横截面视图，示出了使用沟道式电容器100作为电荷存储器单元的存储器单元。使用一种工艺来形成沟道式电容器100，其中，电容器100在BEST窗102结构中由于减少的电阻而表现出增大的RC时间常数。在现有技术中，使用三个多晶硅层沉积技术来形成BEST窗102。第二层或“poly2层”作为三个层工艺中的牺牲层。现在的新的工艺消除了“poly2”层。相反，从使用干法蚀刻工艺来勾画环状材料的工艺中形成沟道式电容器100，代替湿法刻蚀工艺以及对“poly2”层的需要。环状材料可以是绝缘材料，包括二氧化硅、氮化硅或氧化铪或在半导体工艺中所使用的任意其它适当的绝缘材料。在优选实施例中，可以使用二氧化硅，并且将其统称为环状氧化物(collar oxide)。

干法蚀刻工艺可以表现出对于暴露材料的优先蚀刻。例如，蚀刻行为可以沿一个方向优先蚀刻，并且可以在另一种材料之前优先蚀刻一种材料。因此，干法蚀刻工艺可以消除来自湿法刻蚀工艺的需要提供防护沟槽内深处环状材料的保护掩膜的牺牲的“poly2”层的需求。包含这种牺牲层导致了额外的工艺步骤以及额外的界面。界面是先沉积层和新沉积层的表面机械和电会合的两层之间的区域。界面可能在牺牲的多晶硅掩膜层和多晶硅接触填充层之间包括天然的氧化层和/或缺陷。干法蚀刻工艺消除了牺牲的多晶硅层和相关的界面。

通过消除界面，同样消除了还驻留在界面中的缺陷和薄的天然氧化物。因此，随着这些可能电阻的去除，沉积的多晶硅接触材料可以表现出提高的导电性。希望在该结构中多晶硅还形成BEST结构。BEST结构是与晶体管和位线以及字线相接触的掩埋条。随着多晶硅的导电率的提高，可以获得RC时间常数的提高，在存储电路中允许更高的数据率。

RC时间常数表示通过电阻对电容器充电或放电所需的时间量。时间常数越长，访问存储器单元的时间段就越长。RC时间常数反比于电路操作的速度。随着电路结构的缩减尺寸，多晶硅电阻的任意小的增加都会涉及电路的访问时间。

多晶硅是其排列不具有实际结构的硅。在微观尺度上，材料的一部分可以显现出结晶体品质，然而层的整体排列比结晶体更无组织。可以通过外延或化学气相沉积(“CVD”)技术形成多晶硅。形成通常以无排列方式组合的小或微观的晶体。

在图1中，在半导体晶片或衬底110中形成沟道式电容器100。对于多数存储器单元，可以使用硅衬底110，然而可以在任意材料的半导体晶片中形成沟道式电容器100。衬底110可以具有沉积在不同导电率的衬底的表面上的一个、两个或多个半导体层。作为示例，在图1中分别有：在衬底110上形成n型层140，在n型层140的顶部上形成p型层120和n型层130。在传统的工艺中，使用适当的掺杂材料将各个层掺杂为n型或p型。

在晶片110中形成沟槽101。处理沟槽的内壁151，以形成表现出高导电率的掺杂层152。高导电率区域152延伸到作为节点或电容器的板之一的壁151的表面。在壁151的表面上沉积形成沟道式电容器的电介质区域的电介质材料153。电介质材料153可以是还公知为节点氮化物层的氮化物层。电介质材料153可以包括其它材料，例如硅氧化物或具有适用于电容器的高介电常数的材料。将由多晶硅组成具有高导电性的层154沉积在电介质材料153上，形成沟道式电容器100的第二板。在晶片表面之下一定距离并且在填充沟槽底部区域的凹陷多晶硅层154之上，在沟槽壁151的上部区域上沉积并形成环状氧化物155。在晶片110上沉积第二多晶硅层156，并且其填充沟槽101的剩余部分，而同时与第一多晶硅层154具有机械和电接触。第二多晶硅层形成掩埋条形窗，在沟道式电容器100的内板和形成存储器单元的元件其余部分之间提供电连接。

按照图2中的流程图，说明用于形成沟道式电容器100的工艺。结合图3到7来说明该工艺，图3到7是示出了工艺中步骤的沟道式电容器100的横截面视图。在优选实施例中使用了硅衬底110，然而可以包括其它的晶片，例如蓝宝石、金刚砂、砷化镓或其它化合物半导体晶片。尽管存储器电路是利用该工艺来开发的目的元件，可以在适于使用沟道式电容器的情况下设置其它电路。

如上所述，可以在衬底110的表面上形成变导电率的层或组成。当使用硅晶片时，层的组成表现为硅和/或锗的形式，或者当使用这些材料作为衬底时，层的组成包括上述衬底材料的其它合金。同样在晶片表面上形成其它处理层(未示出)。这些层可以包括光敏抗蚀剂、氮化硅、二氧化硅或可以牺牲的其它适当层，并且当处理衬底时掩盖表面和在衬底上形成的其它部分。

在图2的工艺中，在框201处，在衬底110中形成沟槽101。图3中描绘了产生的沟槽。作为示例，沟槽可以穿透并与n型层130、p型层120以及可以是也可以不是衬底110的另一个n型层140相交，这些层可以形成n-p-n双极性晶体管。

在另一个实施例(未示出)中，沟槽110可以穿透可能形成p-n-p或甚至p-n-p-n晶体管的材料。晶体管的形成取决于导电类型和与沟槽相交的半导体层的布置。

在框203中，可以通过将掺杂材料从例如硅酸砷玻璃(“ASG”)的源扩散到沟槽壁151中，来形成重掺杂的半导体层152。在图3中示出了这种高导电率层152。沉积在壁151上的ASG包含砷，并且在驱动扩散期间作为砷的无限源。高温会使砷从源材料扩散到沟槽壁151中，并且在沟槽101的壁151中提供n型导电率。当初始沉积时，ASG将覆盖整个晶片。将在期望发生驱动扩散的沟槽壁之外的所有区域去除ASG。在另一个应用中，可以通过沉积浓缩了要扩散的适当p型原子的不同源材料，形成p型层。与使用的掺杂类型无关，通过形成通过变导电率的所有层的一个高掺杂层，该重掺杂层152的形成可以有效地缩短寄生晶体管，因此消除了靠近沟道式电容器的晶体管层并且使寄生晶体管不可用。寄生晶体管会导致电荷从沟道式电容器100中泄漏，减少了其作为电荷存储元件的有效性。

重掺杂层152还形成了用作沟道式电容器100的“外部板”电极的节点。在框205中，由在图2所示的CVD工艺步骤中沉积的电介质材料153在节点152上形成沟道式电容器100的电介质。在层的沉积期间，在晶片表面上以及沟槽101的侧壁151上沉积电介质材料153。图4示出了该层的特点。在框205的氮化物沉积之前，该工艺的一些实施例还可以包括在晶片表面上沉积其它的保护层。在工艺中包括保护层被认为处于本发明的范围内。

当电容器电介质材料是节点氮化物153时，在完成沉积步骤205之后，节点氮化物153可以具有小孔或微观孔隙(microscopic void)。优选地，电容器的电介质区域具有高介电常数。因此，其它工艺可以去除这些缺陷，并且提高形成电介质材料的氮化物153的质量。这些技术可以包括再次氧化工艺。再次氧化是一种流工艺，因此可以氧化氮化物中的自由硅并且闭合小孔。有时该工艺步骤被称为氮化物的稠化。用于提高或稠化氮化物层的其它技术可以包括退火或快速热退火。

在形成沟道式电容器100的电介质区域中，从除了沟槽壁151较低部分之外的晶片所有其它区域去除节点氮化物153。节点氮化物153可以结合节点152来定义沟道式电容器100的有效区。优选地，在蚀刻工艺之后剩下的节点氮化物153覆盖了形成图5所示的外部电容器板电极的节点152区域。然而，在蚀刻节点氮化物153之前，用于形成电容器电介质而保留的节点氮化物153的面积需要利用保护层的覆盖或掩膜。

因此，在沟槽101中沉积节点氮化物153之后，在框207中，在晶片上沉积多晶硅层154。多晶硅层154执行两个功能。在第一功能中，多晶硅层154提供沟道式电容器100的第二或“内部”电极板。在第二功能中，多晶硅层154提供掩膜材料，用于蚀刻形成电容器的电介质区域的节点氮化物153。多晶硅沉积最初覆盖整个晶片并且填充沟槽100。可以在低压化学气相沉积工艺(“LPCVD”)中沉积多晶硅。LPCVD工艺是一种使用支持衬底并将衬底加热到特定工艺温度的加热基座的低压工艺。在LPCVD中，加热基座提供分解原始材料所需的能量，在晶片表面提供材料的沉积。

可以修改该工艺，通过使用等离子体增强化学气相沉积工艺(“PECVD”)，来增加沉积率。同样在低压下执行PECVD方法，然而，可以产生通常在射频(“RF”)范围内的高频电磁波，来在源气体中产生等离子体。等离子体增强了用于分解或“分裂”原始材料来生长多晶硅层154的能量。来自基座的能量和热有助于分裂原始材料分子。多晶硅层的原始材料可以包括硅烷、乙硅烷或其它化合物。CVD工艺利用多晶硅涂敷晶片以及沟槽的表面。

由于多晶硅层能够导电，以提供作为电容器的“内部板”的电接触，可以在生长工艺中添加杂质，来提供必需的导电率。当沉积多晶硅层154时，使用可能包含砷或磷或其它等效掺杂类型源的源来掺杂多晶硅层154。按照取决于多晶硅层中所需掺杂量的痕量(traceamount)，将掺杂源引入LPCVD室。

当在框207中沉积多晶硅层154时，在框209中，蚀刻该层，并从晶片表面去除该层，在晶片表面之下一定距离处，与沟槽中的多晶硅层154表面一起在沟槽中形成凹陷。可以按照氯化氢湿法蚀刻工艺，来执行多晶硅的蚀刻。当完成框209的多晶硅154的蚀刻时，暴露了在沟槽101的壁151上形成电介质的节点氮化物153。在框211中，蚀刻暴露的节点氮化物153，并且多晶硅层154覆盖并保护形成沟道式电容器140的电介质的节点氮化物153。在工艺中的该点处，结构呈现为类似图5所示的典型表示。

在已经去除了电介质材料153的沟槽101中，在框213中，沉积环状材料155，来提供稍后沉积的多晶硅BEST结构和衬底上周围单元之间的电绝缘。在框213中，可以在晶片的所有暴露表面上沉积环状材料155。在优选实施例中，环状材料可以是二氧化硅。在框215中，可以稍后使用干法蚀刻技术来蚀刻环状材料155。

优选地，框215的干法蚀刻工艺是一种电抗离子蚀刻(“RLE”)工艺，然而可以使用其它的干法蚀刻工艺(例如感应耦合等离子体)来执行环状氧化物155的蚀刻。感应耦合等离子体是一种选择性地蚀刻一种材料而使另一种材料相对不受损伤的蚀刻工艺。在另一种方法中，电抗离子束蚀刻工具使用电抗离子来从晶片上去除材料。离子束蚀刻工艺将离子束引导到材料，通过利用离子轰击材料来去除材料。在电抗离子蚀刻工艺中，期望该工艺结合化学蚀刻原理与离子束蚀刻原理，来从晶片表面以及从沟槽壁的顶部去除环状材料155。电抗离子蚀刻并不主要是一种离子束蚀刻工具，而是表现出一些这样的特性。

在蚀刻工艺期间只去除目标材料类型的情况下，框215的干法蚀刻工艺是可选的蚀刻。电抗离子蚀刻工艺可以相对于另一种材料优先地蚀刻一种材料。因此，不需要掩膜层来保护在沟槽中暴露的材料。因为方向性蚀刻的倾向，不需要保护环状材料155或沉积在沟槽壁151上的氧化物，尤其是远离晶片表面的部分。因为只有在沟槽顶部露出的环状材料155垂直于如图6的箭头610所示的离子迁移方向，只要刻蚀该部分。实际上，可能发生暴露的环状材料155的一些蚀刻。然而，蚀刻率远小于在晶片表面直接垂直于等离子体的材料的蚀刻率。

因为框215的电抗离子蚀刻工艺是可选的，该工艺可以去除二氧化硅并留下多晶硅相对不受损伤。因此，在环状材料155是二氧化硅的优选实施例中，将材料155去除到沟槽的特定深度，不会对多晶硅有负面影响。在该工艺中，期望将环状材料155去除到接近200nm的深度。深度的精确大小取根据要形成的沟道式电容器100而改变。图6示出了环状氧化物的最终配置的表示。

由于电抗离子蚀刻工艺是可选的，可以在该工艺中不需要保护或牺牲层来保护环状材料155。在湿法蚀刻工艺中，则环状材料155暴露于蚀刻溶液，并且需要掩膜。框215的干法蚀刻工艺可以消除对例如在湿蚀刻工艺中使用的“poly2”层的牺牲层的需要。因为从工艺的优先实施例中消除了牺牲层，在下一个沉积步骤之前的晶片和/或暴露层的后继清洗去除了来自清洗化学物质的污染可能性，尤其是在任意的产生的界面处。

干法蚀刻工艺之后是框217的缓冲氢氟酸(“BHF”)蚀刻。框217的BHF蚀刻是在包含的氮化工艺之前的预清洗步骤，在沟槽顶部提供电绝缘。在步骤217的BHF蚀刻之后，在框219处，沉积氮化层(未示出)。该氮化层可以被称为掩埋条形氮化层。

在框221中，沉积第二多晶硅层156，并且该层用作掩埋条形窗102。在整个晶片上沉积该多晶硅层156。在沉积期间，多晶硅156填充沟槽101中的凹陷，并且覆盖环状材料155。对于第一多晶硅层154，同样可以在LPCVD工艺中沉积该层。图7中示出了该层的沉积。

在框221中沉积在凹陷中的第二多晶硅填充材料156可以提供与第一多晶硅层154的接触。优选地，层156是重掺杂的，提供良好的导电率。按照掺杂第一多晶硅层154的方式，可以在沉积期间对层156进行掺杂。这种原始材料可以包括磷化氢或磷化氢有机金属之一，来减小磷化氢的毒性风险。磷化氢原始材料可以被用于使多晶硅层为n型，然而原始材料不局限于磷化氢原料。可以使用例如砷原始材料的其它原料。此外，如果期望，可以使用其它掺杂原料来使多晶硅材料为p型。

当沉积多晶硅层156时，可以使用化学机械抛光(“CMP”)工艺来使该层平面化。CMP工艺是一种使用研磨剂和蚀刻溶液相混合的泥浆从晶片表面去除材料的抛光工艺。如果泥浆不包含研磨材料，很可能用于抛光晶片的衬垫(pad)具有研磨剂。

CMP工艺从表面去除预定量的多晶硅。当沉积多晶硅时，其在晶片上形成的部分之上形成了一个层。一些部分具有凹陷，其它部分升出表面之上。在这些区域中的生长形成非平面的部分。CMP工艺趋向于使表面平坦，从而可以执行随后的工艺，而不会遭遇到非平面表面。

从上述步骤中，可以执行其它工艺步骤，来包括存储电路的有源元件以及所需的金属化，使电容器与有源元件相连。当沟道式电容器100被包含在不同类型的电路中时，可以多个工艺步骤发生变化。

因此，期望上述的详细说明被认为是示例而不是限制，并且被理解为：由所附的权利要求(包括其等效物)定义本发明的精神和范围。

Claims (20)

1.一种用于形成沟道式电容器的方法，包括：

在衬底中形成沟槽，其中沟槽穿透掺杂半导体层并延伸到衬底中；

修改沟槽壁的电特性，以形成电容器板电极；

在沟槽壁上沉积氮化物，以形成沟道式电容器电介质；

利用覆盖氮化物的第一多晶硅填充层来填充沟槽；

蚀刻第一多晶硅填充层，来在沟槽中形成第一凹陷；

从第一多晶硅层之上的沟槽壁中去除多余的氮化物；

在第一多晶硅层之上的沟槽壁上沉积环状材料；

使用干法蚀刻工艺来蚀刻环状材料，从衬底表面去除环状材料，并且选择性地从沟槽壁的上部去除环状材料；以及

在晶片上沉积第二多晶硅层，利用第二多晶硅层填充凹陷，以覆盖剩余的环状材料。

2.根据权利要求1所述的方法，其中，第一多晶硅层是导电性材料。

3.根据权利要求1所述的方法，其中，沟道式电容器电介质是具有高介电常数的电介质。

4.根据权利要求1所述的方法，还包括步骤：使用低压化学气相沉积(LPCVD)工艺来沉积环状材料。

5.根据权利要求1所述的方法，其中，所述干法蚀刻工艺是一种电抗离子蚀刻工艺。

6.根据权利要求1所述的方法，其中，所述干法蚀刻工艺从沟槽上部的壁上去除环状材料，直到距离沟槽顶部大约200nm的深度。

7.根据权利要求1所述的方法，还包括步骤：从第一多晶硅层去除天然氧化物。

8、根据权利要求1所述的方法，还包括步骤：在环状材料之上的薄层壁上沉积掩埋条形氮化物层。

9.根据权利要求1所述的方法，其中，第二多晶硅层是一种导电性材料。

10.根据权利要求1所述的方法，还包括步骤：对沉积的第二多晶硅层使用化学机械抛光(CMP)工艺，以使衬底的表面平面化。

11.根据权利要求1所述的方法，还包括步骤：形成与第二多晶硅层的电接触。

12.根据权利要求1所述的方法，还包括步骤：针对存储器单元形成晶体管。

13.根据权利要求12所述的方法，还包括步骤：在沟道式电容器上，在晶体管和与第二多晶硅层的接触之间形成电连接。

14.根据权利要求1所述的方法，其中，所述环状材料是二氧化硅。

15.根据权利要求1所述的方法，其中，环状材料是氮化硅。

16.根据权利要求1所述的方法，其中，环状材料是氧化铪。

17.一种制作沟道式电容器的方法，所述沟道式电容器用于提高掩埋条形窗的导电率，包括：

在衬底中形成沟槽；

掺杂沟槽壁或沟槽壁的一部分，从而形成电容器电极板；

在电容器电极板上沉积电介质材料；

用多晶硅材料填充沟槽，从而覆盖电介质材料；

在第一多晶硅层中蚀刻凹陷，露出沟槽的上部中的电介质材料，并且第一多晶硅层的未蚀刻部分留在沟槽的底部，覆盖底部区域中的电介质材料；

从第一多晶硅层的未蚀刻部分之上的沟槽壁剥离暴露的电介质材料；

在第一多晶硅层的未蚀刻部分之上的沟槽壁上沉积环状材料；

使用干法蚀刻工艺从晶片表面以及沟槽壁的顶部蚀刻环状材料，暴露出沟槽上部区域中的壁，在沟槽的暴露壁和第一多晶硅层的表面之间剩余一定量的环状材料；

在第一多晶硅层的未蚀刻部分之上，在沟槽中填充凹陷，其中沟槽中剩余的环状材料被第二多晶硅层覆盖。

18.根据权利要求17所述的方法，其中，干法蚀刻工艺从沟槽的上部的壁中去除环状材料，直到距离沟槽顶部大约200nm的深度。

19.一种制作沟道式电容器的方法，其中提高了掩埋条形窗的导电率，该方法包括：

从晶片中蚀刻第一多晶硅层，并且在沟槽中形成凹陷，其中第一多晶硅晶片填充沟槽的底部区域，并且在第一多晶硅上暴露先前在沟槽壁上沉积的节点氮化物；

从壁中蚀刻暴露出的节点氮化物层；

在去除了节点氮化物的沟槽壁上沉积环状材料；

按照干法蚀刻工艺，从晶片表面之下的区域的壁上蚀刻环状材料，从沟槽较低区域中的第一多晶硅层的表面到晶片的表面之下的区域，环状材料保留在壁上；以及

利用覆盖沟槽中环状材料中的第二多晶硅层来填充凹陷。

20.根据权利要求19所述的方法，其中，从表面之下区域蚀刻环状材料是在表面之下大约200nm。

Images