CN1901428A - 用于同步数字系列/同步光纤网系统的带内前向纠错解码器 - Google Patents

Abstract

本发明涉及一种用于SDH/SONET系统的带内FEC解码器，包括：数据交织及控制器；数据时分复用器，用于对从数据交织及控制器输出的数据进行时分复用；BCH解码器，用于查找经时分复用处理的数据中错误比特的位置，并用于输出错误位置指示信号；和纠错电路，用于根据错误位置指示信号进行纠错处理。所述BCH解码器进一步包括差错位置多项式σ(x)生成器，所述σ(x)生成器又包括多项式乘加器和加法器，其中在所述乘加器中完成GF域中两个元素相乘之后与第三个元素相加的运算，并且在所述加法器中实现GF域中模2加法。利用本发明的FEC解码器，能够简化实现带内FEC算法，同时又能获得希望的纠错解码效果。

Description

用于同步数字系列/同步光纤网系统的带内前向纠错解码器

技术领域

本发明一般涉及光通信领域。更具体地，本发明涉及光通信中的前向纠错(FEC，Forward Error Correction)技术。

背景技术

随着SDH/SONET(Synchronous Digital Hierarchy/SynchronousOptical Network同步数字系列/同步光纤网)标准的发展，利用SDH/SONET传送的数据速率达到2.5Gbps(吉比特/秒)或甚至更高，因此纠正其中的传输差错变得越来越重要。

目前，SDH/SONET标准的带内前向纠错(FEC)算法一般适用于OC(Optical Communication光通信)-48、STM(SynchronousTransmission Mode同步传输模式)-16和OC-192、STM-64。对于STS(Satellite transmission system)-48或者STM-16，这个带内FEC算法能对每行中的每个FEC块纠正多达3BIT(位)的错误。对于相应的2.5G系统，这个带内FEC算法能提供最多达3位×9行×8块＝216位纠错。关于该算法的具体内容，请参照国际电信联盟标准ITU-T.G.707/Y.1322。

但是，在现有技术的带内FEC解码算法中，必须用到乘法、除法、平方、三次方、六次方等高次方运算。例如，在引用在此作为参考的2002年7月17日公开的发明专利申请CN1359203A中，公开了一种用于SONET的带内FEC解码器，其包括多个位解码器、校正子生成器、计算电路以及纠错电路，其中在计算电路中使用了乘法器122、平方器120、除法器132等，具体参见该专利申请的图15及相关的说明书文字描述。并且，在同样引用在此作为参考的2004年6月9日公开的发明专利CN1153354C中，也公开了一种纠错解码器，其中使用了多个较复杂的Galois乘法器和Galois加法器。然而，在BCH(Bose_Chaudhuri_Hochquenghem)码中求解这些乘法、除法、平方、三次方等都是相当复杂的运算，并且各个运算都不相同，而且除法运算远远复杂于乘法运算。

因此，本发明的一个目的是避免诸如除法、高次方的复杂运算，以简化实现带内FEC算法，同时又能获得希望的纠错解码效果。

发明内容

为此，本发明提供了一种能够简化带内FEC解码算法实现的带内FEC解码器。具体地，本发明提供一种用于SDH/SONET系统的带内FEC解码器，包括：数据交织及控制器，用于接收输入数据并对输入数据以行形式进行比特交织；数据时分复用器，用于对从所述数据交织及控制器输出的数据进行时分复用；BCH解码器，用于查找经时分复用处理的数据中错误比特的位置，并用于输出错误位置指示信号；和纠错电路，用于根据所述错误位置指示信号进行纠错处理。其中，所述BCH解码器进一步包括：伴随多项式S(x)生成器，用于计算FEC块的伴随多项式；8个FEC块σ(x)生成器，用于计算FEC块的差错位置多项式σ(x)；SIGMA选择器，用于选择输出正在处理的码字所对应FEC块的差错位置多项式；多个ALPHA生成器，用于生成FEC块中码字在GF域中对应的元素；ALPHA选择器，用于选择输出正在处理的码字在GF域中对应的元素的值；查错器，用于把所述SIGMA选择器输出的差错位置多项式和所述ALPHA选择器输出的正在处理的码字在GF域中对应的元素的值代入钱氏搜索方程中，以查找FEC块中的错误比特位置。

附图说明

通过参考附图阅读下面的具体描述，将明白本发明的上述及其他特性，其中：

图1为根据本发明的FEC解码器在系统中的位置示意图；

图2为2.5G系统中根据本发明的FEC解码器的示例结构方框图；

图3为根据本发明的BCH解码模块的示例结构方框图；

图4为根据本发明的S1多项式生成流程图；

图5为根据本发明的S3多项式生成流程图；

图6为根据本发明的S5多项式生成流程图；

图7为2.5G系统中根据本发明的FEC块SIGMA计算器的方框图；

图8描述了根据本发明的GF(2¹³)域中的多项式乘加器；

图9为根据本发明的查错多项式生成器的示例方框图；

图10为钱氏搜索结构方框图；

图11为根据本发明的加2多项式α^j生成器的示例结构方框图。

图12为根据本发明的乘加器流程图

具体实现方式

带内FEC编码源于超长BCH-3(8191，8152，7)的缩短码BCH-3(4359，4320，7)。特别地，在ITU-T.G.707/Y.1322标准中，规定了用于编码的生成多项式G(x)，参见下面的公式：

公式1    G(x)＝G1(x)*G3(x)*G5(x)

其中：

G1(x)＝x¹³+x⁴+x³+x+1

G3(x)＝x¹³+x¹⁰+x⁹+x⁷+x⁵+x⁴+1

G5(x)＝x¹³+x¹¹+x⁸+x⁷+x⁴+x+1

G1(x)，G3(x)，G5(x)是生成多项式G(x)的3个最小多项式

码字：C(x)＝I(x)+R(x)

信息位：I(x)＝a₄₃₅₈x⁴³⁵⁸+…+a₃₉x³⁹

校验位：P(x)＝I(x)modG(x)＝a₃₈x³⁸+…+a₀

关于带内FEC占用SDH中的具体开销位置，请参考上述协议。

一般，BCH译码分为以下四个步骤完成：

1.根据接收多项式R(x)，计算伴随多项式S(x)；

2.根据伴随多项式S(x)，得到差错位置多项式σ(x)；

3.对σ(x)求解，得到差错位置数；

4.根据C(x)＝R(x)-E(x)，得到最接近正确的码字。

下面具体解释这四个步骤：

1.根据接收的码多项式R(x)，计算伴随多项式S(x)

首先，接收码多项式R(x)，该码多项式R(x)是码字多项式C(x)和差错多项式E(x)之和，即

公式2                R(x)＝C(x)+E(x)

其中：

R(x)＝r_n-1x^n-1+r_n-2x^n-2+…+r₁x+r₀

C(x)＝c_n-1x^n-1+c_n-2x^n-2+…+c₁x+c₀

E(x)＝e_n-1x^n-1+e_n-2x^n-2+…+e₁x+e₀

其中：r_n-1，…，r₁，r₀为接收到的码元；

      c_n-1，…，c₁，c₀为正确的码元；

      e_n-1，…，e₁，e₀为错误的码元。

BCH码的生成多项式含有2t个连续幂次根，并且根据根与校验矩阵的关系，BCH码的校验矩阵可写成：

公式3 $H=\left[\begin{array}{ccccc}1& \mathrm{\α}& {\mathrm{\α}}^2& \·\·\·& {\mathrm{\α}}^{n-1}\\ 1& {\mathrm{\α}}^2& {\left({\mathrm{\α}}^2\right)}^2& \·\·\·& {\left({\mathrm{\α}}^2\right)}^{n-1}\\ & & \·& & \\ & & \·& & \\ & & \·& & \\ 1& {\mathrm{\α}}^{2t}& {\left({\mathrm{\α}}^{2t}\right)}^2& \·\·\·& {\left({\mathrm{\α}}^{2t}\right)}^{n-1}\end{array}\right]$

2t×n矩阵伴随式为：

公式4    S＝(s₁，s₂，…，s_i，…s_2t)＝(r₀，r₁，…，r_n-1)·H^T＝(e₀，e₁，…e_n-1)·H^T

其中， $s_i=r_0+r_1{\mathrm{\α}}^i+r_2{\left({\mathrm{\α}}^i\right)}^2+\·\·\·+r_{n-1}{\left({\mathrm{\α}}^i\right)}^{n-1}=\underset{j=0}{\overset{n-1}{\mathrm{\Σ}}}{r}_j{\mathrm{\α}}^{\mathrm{ij}}$

注：t为BCH码中最大纠错数量；

    α为BCH码的本原元；

    s₁，s₂，…，s_i，…s_2t为BCH译码中伴随多项式的元素。

在具体电路实现时，伴随多项式通常是利用接收到的信息即R(x)除以最小多项式的余式来得到的。

从公式4中，可以得知： $s_2=s_1^2,s_4=s_2^2,s_6=s_3^2.$ 因此，根据s₁、s₃和s₅，可以得到BCH-3所有的伴随多项式s₁，s₂，s₃，s₄，s₅，s₆。

公式5            s₁＝R(α)modG1(α)

                 s₃＝R(α³)modG3(α³)

                 s₅＝R(α⁵)modG5(α⁵)

其中：s₁，s₃，s₅为BCH-3译码中伴随多项式的元素；

R(α)，R(α³)，R(α⁵)是接收码多项式R(x)中变量x分别为α，α³，α⁵时的多项式；

G1(α)是最小多项式G1(x)的变量x为α的多项式；

G3(α³)是最小多项式G3(x)的变量x为α³的多项式；

G5(α⁵)是最小多项式G5(x)的变量x为α⁵的多项式；

α为BCH码的本原元。

并且，在图4-6中，具体表示出这些伴随多项式的生成方框图，如下面进一步描述的。

2.根据伴随多项式S(x)，得到差错位置多项式σ(x)

在进行BCH-3译码期间，在从伴随多项式S(x)中得到差错位置多项式σ(x)时，通常使用下面的彼得森(Peterson)算法：

公式6 $\left[\begin{array}{ccc}{s}_3& s_2& s_1\\ s_4& s_3& s_2\\ s_5& s_4& s_3\end{array}\right]\left[\begin{array}{c}{\mathrm{\σ}}_1\\ {\mathrm{\σ}}_2\\ {\mathrm{\σ}}_3\end{array}\right]=\left[\begin{array}{c}{s}_4\\ s_5\\ s_6\end{array}\right]$

式中， $s_2=s_1^2;$

$s_4=s_1^4;$

$s_6=s_3^2;$

由此解得：

公式7             σ₁＝s₁；

${\mathrm{\σ}}_2=(s_1^2{s}_3+s_5)/(s_1^3+s_3);$

${\mathrm{\σ}}_3=(s_1^3+s_3)+s_1{\mathrm{\σ}}_2;$

其中：σ₁，σ₂，σ₃是差错位置多项式的元素。

3.通过对σ(x)求解，得到差错位置数

通过求解多项式σ(x)根的倒数，即得到差错位置数。在求根时，利用钱氏(Chien)搜索来解决。钱氏搜索法是分析误码位置的一种常用方法。

在使用钱氏搜索验根时，假定R(x)＝r₄₃₅₈x⁴³⁵⁸+…+r₃₉x³⁹+…r₀。为了校验x^j是否有错误，需要把x^j＝α^-(8191-j)代入以下方程式：

公式8           σ₁x^j+σ₂(x^j)²+σ₃(x^j)³+1＝0

如果将公式7代入公式8，则得到：

公式9

$s_1{x}^j+((s_1^2{s}_3+s_5)/(s_1^3+s_3)){\left(x^j\right)}^2+((s_1^6+s_3^2+s_1^3{s}_3+s_1{s}_5)/(s_1^3+s_3)){\left(x^j\right)}^3+1=0$

如果上述方程式9成立，则码字中的第j位有错。

以上步骤是BCH-3解码的通常实现方法。

但是，通过分析公式9，就可以发现在使用钱氏搜索计算差错位置多项式时，需要用到多项式除法器，即这种方法必须使用到乘法、除法、平方、三次方、六次方等高次方运算，而在BCH码中求解这些运算都是相当复杂的，并且各个运算都不相同，而且除法运算远比乘法运算复杂得多。

为此，本发明提供了避免使用除法运算的一种解码方法，这也是本发明的理论基础。

即，根据本发明，如果将公式9等式两边同乘以(s₁ ³+s₃)，则得到：

公式10

$(s_1^4+s_1{s}_3)x^j+(s_1^2{s}_3+s_5){\left(x^j\right)}^2+(s_1^6+s_3^2+s_1^3{s}_3+s_1{s}_5){\left(x^j\right)}^3+(s_1^3+s_3)=0$

其中，s₁，s₃，s₅为BCH-3译码中伴随多项式的元素，x^j是方程式的未知量，j表示码字多项式的第j项系数。

公式10中的系数可以表示为：

公式11 ${\mathrm{\σ}}_0=s_1^3+s_3$

${\mathrm{\σ}}_1=s_1^4+s_1{s}_3$

${\mathrm{\σ}}_2=s_1^2{s}_3+s_5$

${\mathrm{\σ}}_3=s_1^6+s_3^2+s_1^3{s}_3+s_1{s}_5$

其中，σ₁，σ₂，σ₃是差错位置多项式的元素；

      s₁，s₃，s₅为BCH-3译码中伴随多项式的元素。

再将公式11代入公式10，则得到：

公式12      σ₁x^j+σ₂(x^j)²+σ₃(x^j)³+σ₀＝0

公式12等同于下式：

公式13      x^j(x^j(σ₃x^j+σ₂)+σ₁)+σ₀＝0

分析上述的公式9、公式10，可以看出，根据本发明的改进解码算法比一般的解码算法减少了除法运算。从公式13可以看出，如果方程式中的σ₀，σ₁，σ₂，σ₃已知，那么，在进行验跟运算时就可以利用一个乘加器运算3计算出方程式左边的值，这样就更加避免了使用更多的乘法器和高次运算器。而且，根据本发明，对利用公式12计算σ₀，σ₁，σ₂，σ₃时出现的平方、立方、四次方、六次方、高次方运算，都利用乘法运算来实现，因此本发明的改进算法在解码实现时就仅仅用到乘法运算，从而避免使用难而复杂的除法和高次方的运算。

注意，当(s₁ ³+s₃)为0时，无法求解上面的公式10。在这一种情况下，如果研究分析BCH码的性质，就可以发现当错误数为1的时候，公式7中的σ₂和σ₃都为0，并且(s₁ ³+s₃)也为0，此时就可以利用这个性质在σ₂为0的时候，利用下面的公式来求解差错位置数：

公式14    s₁x^j+σ₀＝0

由此，相对于现有技术，根据本发明的解码方案具有多种优势。在本发明中，解码器中的8个FEC块完全时分复用伴随多项式生成器和西格玛生成器，而不是像现有技术按块分别计算FEC块，并且每块独自占用一套电路。

本发明在具体实现过程中合理利用了BCH-3原理和数学通理，从而避免使用GF域中的多项式除法、平方及更高次方的运算。在根据本发明进行这样的处理之后，设计和实现FEC解码非常简便，并且大大降低了芯片面积。

下面，参见各个附图，具体描述根据本发明的相应实施例。

2.5G系统中接收方向的顶层设计

参考图1，该图是在示例性的具有带内FEC功能的2.5G光同步传输系统中接收方向的各个功能模块方框图。通过光纤接收的光信号按顺序经过光电转换模块101、时钟数据恢复(CDR)模块103、数据解复用(DEMUX)模块105之后，得到16位并行的电信号，该电信号输入给搜帧模块107，该搜帧模块107根据帧定位字节A1和A2来识别帧的起始位置，然后根据帧起始位置把帧数据按16位并行的形式送给解扰模块109进行解扰，得到信息数据。在解扰模块109中，利用扰码生成模块115所生成的扰码对经过搜帧处理的帧数据进行解扰处理。随后，将通过解扰处理得到的信息数据传送给B1误码计算模块113和FEC模块111。B1误码计算模块113对数据帧中的BIP(Bit Interleaved Parity比特交叉校验)-8误码进行统计，在FEC纠错模块111中对由线路不稳定引起的错误进行纠正。

FEC解码器设计

参考图2，本发明的解决方案适用于SDH和SONET系统中的带内前向纠错FEC解码器，当然本领域普通技术人员应当认识到，本发明也可应用于其他合适的FEC解码器。该FEC解码器包括数据交织及控制器201、数据时分复用器203、BCH解码器205、纠错电路207、FSI(FECStatus Indication状态指示)字节处理器211、数据存储器209和性能统计模块213。该FEC解码器中的各个组成部分之间的具体连接如图2所示，当然其他的连接形式也是有可能的，只要能够实现类似于本发明的功能即可。在例如16位并行2.5G数据进入FEC解码器的同时，即传送到数据交织及控制器201和存储模块209，其中交织及控制器201将2.5G系统的帧数据按行进行比特交织，即帧中的每行数据被交织成8个FEC块数据，每块数据例如由4320个BIT组成。

然后，每个FEC决数据以16位并行模式输出，输出的数据保持8个155M时钟周期宽度；同时提取帧数据中的FSI字节，以传送给FSI处理模块211。在数据交织及控制器201中，提取出帧中段开销字节里面的FEC块校验位数据，并将其传送给BCH解码器205；数据交织及控制器201产生用于控制数据存储器209的读写信号，并且输出8个FEC块(总共8×16位数据)，以便输入到数据时分复用器203。在数据时分复用器203中，这些FEC块被时分复用成16BIT，每块FEC数据保持1个155M时钟周期宽度。经过时分复用处理的FEC数据进入BCH解码器205。该BCH解码器205主要用于查找每个FEC数据块中错误BIT的位置，并输出错误位置指示信号。从BCH解码器205输出的错误位置指示信号传送给纠错电路207，同时也输出给性能统计模块213，性能统计模块213主要是统计出现的错误数量，其具体实现的功能模块请参考下述的详细说明。

从BCH解码器205输出的错误位置指示信号和从数据存储器209输出的数据一起输入到纠错电路模块207。如上所述，由于错误位置指示信号与数据存储器输出的数据在帧结构中是完全对齐的，所以纠错模块207在FEC纠错使能有效的时候，把数据与错误位置指示信号进行异或运算，即完成纠错处理。FSI字节处理模块211通过一个状态机来实现对FSI字节的检测，以判断是否需要对数据进行FEC纠错处理。实验表明，通过本发明的FEC解码器的总延时小于14.2ms。

如上所述，在2.5G系统应用中，使用1个独立的FEC解码器来处理8个FEC块字节中的每一位，以实现对2.5G系统的数据帧中的每行提供多达24个BIT突发纠错。

同样，在10G系统应用中，使用4个并行的FEC解码器来处理字节中的每一位，以实现对10G系统的数据帧中的每行提供多达24个BIT突发纠错。

对于更高频率的数据，使用类似的方法。

因此，本发明的技术解决方案相比于现有技术具有多种优势，例如，FEC解码器中的8个FEC决完全时分复用伴随多项式S(x)生成器和差错位置多项式σ(x)生成器，而不是像现有技术中每个FEC块独占一套电路。根据本发明，在实现过程中，合理利用了BCH-3原理及数学特性，避免了GF域中的多项式除法、平方及更高次方的运算。因此，根据本发明的FEC解码的设计和实现非常简便，并且大大降低了芯片面积。

用于查找错误位置的BCH解码器

参考图3，该BCH解码器包括伴随多项式S(x)生成器301、8个FEC块σ(x)生成器和SIGMA选择器305、奇数位ALPHA生成器309、偶数位ALPHA生成器311、校验位中奇数位ALPHA生成器313、校验位偶数位ALPHA生成器315、ALPHA选择器317和查错器307。其中，伴随多项式S(x)计算器301包含s₁、s₂、s₃多项式生成器，SIGMA选择器317区分当前BIT是否是校验位。如果当前BIT是校验位，就选择校验位所对应的值。ALPHA生成器是生成接收的码元在GF(2¹³)域中所对应元素的多项式，其中生成器309、311分别是奇数和偶数位置码元对应的多项式，生成器313和315分别是校验位码元对应的多项式。ALPHA生成器请参考GF(2¹³)域中加2多项式α^j生成器的说明。ALPHA选择器317是区分当前处理的码元是信息位还是校验位，如果是信息位则选择信息位在GF(2¹³)域中对应元素的多项式，如果是校验位则选择出校验位在GF(2¹³)域中对应元素的多项式。

又参见图2，经过时分复用处理之后进入BCH解码器205的16BIT数据和由数据交织及控制器201从帧数据中提取出来的8个FEC块校验位直接输入给图3中所示的伴随多项式计算器301，以生成8个FEC块的伴随多项式。差错位置多项式σ(x)生成器703从上述的伴随多项式中计算出每个FEC块的差错位置多项式σ(x)，并输出帧数据中当前行和上一行的8个FEC块的差错位置多项式σ(x)。在SIGMA选择模块305中，根据帧结构中信息位和校验位的位置选择输出与帧数据对应的差错位置多项式，可以分两组输出，一组表示偶数BIT位置所对应的差错位置多项式，另一组表示奇数BIT位置所对应的差错位置多项式。

奇数α_i生成器309和偶数α_i生成器311、校验位中奇数α_i生成器313和校验位中偶数α_i生成器315分别生成BCH-3码中的信息位和校验位在GF域中的元素。

差错模块307接收在SIGMA选择器305输出的差错位置多项式和在α_i选择器317中选择之后输入的α_i多项式，并利用钱氏搜索原理来查找每个FEC块中的错误BIT位置。在该模块307中一共由16个钱氏搜索器组成，每个FEC包括两个钱氏搜索器，分别判断FEC块中奇数位和偶数位是否错误，然后生成2个错误指示信号。

伴随多项式生成器

参考图4、图5和图6，分别是伴随多项式S1、S3、S5生成流程图，其中实现公式5：

s₁＝R(α)modG1(α)

s₃＝R(α³)modG3(α³)

s₅＝R(α⁵)modG5(α⁵)

其中：s₁，s₃，s₅为BCH-3译码中伴随多项式的元素；

R(α)，R(α³)，R(α⁵)是接收码多项式R(x)中变量x分别为α，α³，α⁵时的多项式；

G1(α)是最小多项式G1(x)的变量x为α的多项式；

G3(α³)是最小多项式G3(x)的变量x为α³的多项式；

G5(α⁵)是最小多项式G5(x)的变量x为α⁵的多项式；

α为BCH码的本原元。

通过3个并行的计算S1、S3、S5多项式的功能块来生成伴随多项式。每个功能块由两个线性反馈移位寄存器(LFSR)和两块大小为8×13的RAM组成。LFSR#1工作于16位并行模式，LFSR#2工作于13位并行模式，并且各个LFSR内部电路是完全不一样的，不能相互替代。每个功能块中的两个LFSR和RAM相互协同工作，使得数据能连续输入以生成伴随多项式。

在信息位刚开始计算，LFSR#1和RAM#1协同工作步骤如下：

1.在第1个时钟周期时，第一个FEC块的16BIT信息数据输入给LFSR#1；

2.在第2个时钟周期时，第二个FEC块的16BIT信息数据输入给LFSR#1，LFSR#1计算出第一个FEC块输入信息数据后的结果，并写入到RAM#1；

3.循环执行上面的第2步骤，直到第8个时钟周期。此时，第八个FEC的16BITs信息数据输入给LFSR#1，LFSR#1计算出第七个FEC块输入信息数据后的结果，并写入到RAM#1；控制RAM#1的读地址，读出RAM#1中存储的第一个FEC块数据；

4.在第9个时钟周期，第一个FEC块的16BITs信息数据和从RAM#1中读取的数据输入给LFSR#1，LFSR#1计算出第八个FEC块输入信息数据后的结果，并写入到RAM#1数据；控制RAM#1的读地址，以读出RAM#1中存储的第二个FEC块数据；

5.重复上面的第4步骤，直至8个FEC块信息数据完全被16位并行模式LFSR处理完毕。

在信息位结束后，在控制信号的作用下开始计算FEC块中的校验位时，LFSR#2和RAM#2协同工作步骤如下：

1.在第1个时钟周期，第一个FEC块的13BIT校验数据和从RAM#1中读取出来的第一块FEC数据输入给LFSR#2；

2.在第2个时钟周期，第二个FEC块的13BIT校验数据和从RAM#1中读取出来的第二块FEC数据输入给LFSR#2，LFSR#2计算出第一个FEC块数据输入后的结果，并写入到RAM#2；

3.重复上面的第2’步骤，到第8个时钟周期时，第八个FEC块的13BIT校验数据和从RAM#1中读取出来的第八块FEC数据输入给LFSR#2，LFSR#2计算出第七个FEC块数据输入后的结果，并写入到RAM#2；并且控制RAM#2读取地址，以读出RAM#2中存储的第一个FEC块数据；

4.在第9个时钟周期，第一个FEC块的13BIT校验数据和从RAM#2中读取出来的第一块FEC数据输入给LFSR#2；LFSR#2计算出第八个FEC块数据输入后的结果，并写入到RAM#2；控制RAM#2读取地址，以读出RAM#2中存储的第二个FEC块数据；

5.重复上面的第4’步骤，直至8个FEC块所用是校验数据完全处理完毕，此时RAM#2中存储的数据就是8个FEC块数据分别除以G1(x)、G3(x)、G5(x)后的结果。

在FEC块数据处理完后，13位并行LFSR停止计算，RAM#2不再写入数据，图4所示的RAM#2中的数据就是8个FEC块的伴随多项式中的S1；图5所示的RAM#2中的8个FEC块数据经过在x＝α³时模G1(α)运算分别输出FEC块的伴随多项式S3；图6所示的RAM#2中的8个FEC块数据经过在x＝α⁵时模G1(α)运算分别输出FEC块的伴随多项式S5。

2.5G系统中FEC块的BCH-3算法的差错位置多项式σ(x)生成器

参考图7和图8，2.5G系统中FEC块σ(x)生成器包括一个选择器701和一个差错位置多项式σ(x)生成器703，选择器701分时选择各个FEC块的伴随多项式s₁、s₃、s₅给差错位置多项式σ(x)生成器703。差错位置多项式σ(x)生成器703产生FEC块的差错位置多项式σ₀、σ₁、σ₂、σ₃。

在多项式σ(x)生成器703中，实现了公式11：

${\mathrm{\σ}}_0=s_1^3+s_3$

${\mathrm{\σ}}_1=s_1^4+s_1{s}_3$

${\mathrm{\σ}}_2=s_1^2{s}_3+s_5$

${\mathrm{\σ}}_3=s_1^6+s_3^2+s_1^3{s}_3+s_1{s}_5$

其中，σ₀，σ₁，σ₂，σ₃是差错位置多项式的元素；

      s₁，s₃，s₅为BCH-3译码中伴随多项式的元素。

在控制信号的作用下，分时按序选择出各个FEC块的3个伴随多项式S1、S3、S5，并传送给差错位置多项式σ(x)生成器703，通过调用GF(2¹³)多项式乘加器来计算，并把结果σ₀、σ₁、σ₂、σ₃对齐后输出。

具体参考图8，差错位置多项式σ(x)生成器703包括GF(2¹³)域中的多个多项式乘加器0-9和一个加法器801。乘加器能在两个时钟周期内完成GF域中三个元素其中两个元素相乘，然后与第三个元素相加的运算，加法器就是实现GF域中两个元素模2加法运算。乘加器的具体说明在下文详细叙述。

从上面差错位置多项式σ(x)生成器703计算器703中使用的公式11中可以发现，在计算σ₀、σ₁、σ₂、σ₃需要用到多项式的乘法、平方、幂和高次方运算。然而，在数学运算中我们知道，数的平方、立方、幂运算都可以用一次、两次或多次乘法运算来代替，同样，在GF(2¹³)域中也可以利用这一性质。因此，乘加器1有两个输入数都为s₁作为乘数和一个加数为0，通过乘加运算得到s₁ ²。把乘加器1计算的结果s₁ ²和s₁作为乘数、将s₃作为加数输入给乘加器2，通过运算得到s₁ ³+s₃，即σ₀。把乘加器1的结果s₁ ²输入给乘加器6作为乘数，加数为0，计算得到s₁ ⁴。然后，把s₁ ⁴作为加数，并把s₁和s₃作为乘数，输入给乘加器5，计算得到s₁ ⁴+s₁s₃，即σ₁。把乘加器1计算得到的s₁ ²和s₃作为乘数，同时把s₅作为加数，输入给乘加器8，计算得到s₁ ²s₃+s₅，即σ₂。乘加器4的乘数为s₁和s₁ ²，加数为0，计算得到s₁ ³。乘加器9的乘数为s₁和s₃，加数为0，计算得到s₁s₃。把乘加器4的结果s₁ ³和s₃作为乘数，同时乘加器9的结果s₁s₃作为加数，输入给乘加器0计算得到s₁ ³s₃+s₁s₅。乘加器6的两个乘数都为s₁ ²，加数为0，计算得到s₁ ⁴。乘加器3的两个乘数都为s₃，加数为0，计算得到s₃ ²。乘加器7的乘数为s₁ ²和s₁ ⁴，加数为s₃ ²，计算得到s₁ ⁶+s₃ ²。把s₁ ³s₃+s₁s₅和s₁ ⁶+s₃ ²输入给加法器801，得到s₁ ⁶+s₃ ²+s₁ ³s₃+s₁s₅，即σ₃。由此，可以发现，要计算出FEC块的差错位置多项式σ(x)，需要10个GF(2¹³)域中多项式乘加器和一个加法器。

FEC块的差错位置查找器

参考图9，查错器307完全复用了16个钱氏搜索，完成对8个FEC块的每个FEC块能同时查找2个BIT错误位置的搜索，从而构成16个错误BIT位置指示信号。

参考图10，钱氏搜索实现对方程式的验根。

钱氏搜索方程(公式12)为：

σ₁(α^j)+σ₂(α^j)²+σ₃(α^j)³+1＝0

在BCH纠错系统中，具体实现变换的方程(公式13)为：

α^j(α^j(σ₃α^j+σ₂)+σ₁)+σ₀＝0

式中，α为BCH-3(4359，4320，7)的本原多项式的本原元，j是变量。

从上述方程中，利用钱氏搜索j，j＝3833，…，8191

如果上面的方程式成立，则8192-j所对应的BIT位置出现错误。

钱氏搜索包括三个GF域中的多项式乘加器1001-1003、两个选择器1004-1005，一个多项式判断器1008和两个延时器1006-1007。该纠错电路共有7个多项式输入，依次是σ₀、σ₁、σ₂、σ₃、s₁、α^j。纠错电路中的第一个乘加器1001以α^j和σ₃为乘数，并以σ₂为加数，实现(σ₃α^j+σ₂)的计算。第二个多项式乘加器1002以经过第一个延时器1006后的α^j和第一个乘加器1001的计算结果(σ₃α^j+σ₂)为乘数，并以多项式σ₁为加数，完成(α^j(σ₃α^j+σ₂)+σ₁)的计算，把这个运算结果输出给第一个选择器1004。

由前面的理论推导可知，当FEC块中只有一个BIT错误时，差错位置多项式全部为0，并且可知，当FEC块不止一个BIT错误时多项式σ₂是不为0的，于是就可以用多项式σ₂来判断FEC块中是否只有一个BIT错误。

当多项式σ₂为0时，第一选择器1004把伴随多项式s₁送给第三个多项式乘加器1003作为一个乘数，第二选择器1005把‘1’送给第三个乘加器1003作为加数；当多项式σ₂不为0时，第一选择器1004把第二个乘加器计算的结果(α^j(σ₃α^j+σ₂)+σ₁)送给第三个乘加器作为一个乘数，第二选择器1005把σ₀送给第三个乘加器1003作为加数。通过第一选择器1004和第二选择器1005，完成了对FEC块中是否只有一个BIT错误的区分。在第三个乘法器1003以经过第二个延时器的α^j为另外一个乘数，并结合经选择器1004、1005选择送进来的乘数和加数，在FEC块中只有一个BIT错误时，对((α^j)s₁+1)进行计算，并且在FEC块中不止一个BIT错误时，计算(α^j(α^j(σ₃α^j+σ₂)+σ₁)+1)，并把计算结果送给判断器1008。该判断器1008判断第三个乘加器1003运算的结果。如果该结果为0，则表示当前BIT位置满足钱氏搜速方程，即该位置也是错误BIT，二如果不为0，则不是错误BIT。判断器1008把判断结果作为指示信号输出给查错器307。

用于FEC解码的GF(2¹³)域中加2多项式α^j生成器

参考图11，该图11表示加2多项式α^j生成器的一个示例。在对FEC块纠错时，每个FEC块同时有2个钱氏搜索电路并行工作在155MHz，因此需要生成2个α^j多项式给钱氏搜索电路并行工作，以搜索误差多项式的根。本生成器由13个D触发器和5个模2加法器组成。

并行输入并行输出在GF(2¹³)域中多项式乘加器

为了使得计算SIGMA多项式和钱氏搜索时更加简单，特设计一个在GF(2¹³)域中多项式乘加器。本乘加器完成两个多项式相乘之积再与另外一个多项式相加，即A*B+C，取3个多项式A、B、C输入，并在2个时钟周期后输出在GF(2¹³)域中的结果。

本本发明的技术方案在高频率如155MHz时钟时，为了满足时序要求，完成所需功能需要用两个时钟周期，第一个时钟周期是实现在代数域中的两个多项式相乘时的展开，并把积和第三个多项式相加。在第二个时钟周期，实现在GF(2¹³)域中把展开后的结果进行模本原多项式G1(α)，得到三个多项式在GF(2¹³)域中的A*B+C之后的结果。

在低频率时钟如77MHz、38MHz、19MHz等等时，完成此功能可以只用一个时钟周期。

多项式乘加器原理

在很多应用中都要用到伽罗瓦域乘法、乘法-加法及乘法累加运算。例如，在作BCH的前向纠错(FEC)编解码方案时，必须在伽罗瓦域使用多项式乘法、加法等等计算差错位置多项式和钱氏搜索的方程验根。在一般情况下处理两个多项式相乘时，总是象作算术中的乘法一样用其中的一个多项式中的每个系数去依次乘以另一个多项式，然后把所有乘得结果相加，得到两个多项式相乘的积，如果两个多项式分别有M和N个项式，当M＞＝N时，最少需要N+1个时钟周期才能得到乘积；当M＜N时，也最少需要M+1个时钟周期才能得到乘积结果。同时考虑到伽罗瓦域的性质，还需要把计算的积作一次模本原多项式的运算。

GF(2^m)域元素的产生与一个m次本原多项式相关联的。每个域元素可以有三种表达方式：本原元的幂次、m重或m-1次多项式。因此，域元素的加法乘法运算可以归结为多项式的加法和乘法运算。

在作加法运算时，首先把域元素统一表示为m-1次多项式的形式。

设域元素αⁱ＝a_m-1x^m-1+…+a₁x¹+a₀，α^j＝b_m-1x^m-1+…+b₁x¹+b₀，

则：

αⁱ+α^j＝(a_m-1+b_m-1)x^m-1+…+(a₁+b₁)x¹+(a₀+b₀)

由此可见，GF(2^m)域中两个域元素的相加，等效于两个m-1次多项式相加，只要按多项式加法规律进行同次项系数进行模2相加即可。

在作乘法运算时，首先讨论αⁱ·α的算法，然后讨论αⁱ·α^j的一般情况。讨论说明通过举例子的形式来体现。

设GF(2⁴)中，α是本原多项式x⁴+x+1的根，试设计能完成αⁱ·α^j运算的电路。

因为α是本原元，所以α，α²，…αⁱ，…α¹⁴构成了全部非零域元素，且α⁴+α+1＝0，即α⁴＝α+1。

由于任何域元素可以用次数低于4的α多项式来表示，不妨设αⁱ＝a₃α³+a₂α²+a₁α+a₀，于是αⁱ与α的积为：

αⁱ·α＝a₃α⁴+a₂α³+a₁α²+a₀α＝a₂α³+a₁α²+(a₀+a₃)α+a₃

比较多项式αⁱ和αⁱ·α的系数，就会发现：只要将αⁱ的系数向高位移一位，并将最高位的系数反馈到第0，1次项系数上，便可以得到αⁱ·α的系数。

利用上述方法可以将进行αⁱ·α的运算方法推广到一般的域元素乘法αⁱ·α^j的运算，即αⁱ·α^j＝((((αⁱ·α)·α)·α)·…·α)，只要知道αⁱ的多项式系数在利用αⁱ·α算法作j次运算，便得到乘积αⁱ·α^j。

上述乘法器的优点在于电路的可复用，以时间换取电路的简单。缺点是运算时间不固定，给系统的定时设计带来困难，且j越大运算的次数越多，所需时间越长，使j实际上不允许很大。为了使运算时间短并且固定，可以改用多项式乘α电路的形式来完成两个域元素的相乘。

设GF(2⁴)的两个域元素为αⁱ＝a₃α³+a₂α²+a₁α+a₀和α^j＝b₃α³+b₂α²+b₁α+b₀，其中系数是二进制，则多项式乘积αⁱ·α^j可整理成

αⁱ·α^j＝αⁱ(b₃α³+b₂α²+b₁α+b₀)＝(((b₃αⁱ)α+b₂αⁱ)α+b₀αⁱ

式中，每个系数与αⁱ的乘法可化成二元域乘法后用与门来实现：

b_m·αⁱ＝b_m(a₃α³+a₂α²+a₁α+a₀)＝b_ma₃α³+b_ma₂α²+b_ma₁α+b_ma₀

其中：i，j为0到15的整数；

      a_m，b_m为布尔值；

      m＝0，1，2，3。

用这种方法完成GF(2^m)域中αⁱ·α^j的运算需要m个时钟周期，运算时间是固定的。如果是固定乘以某一个域元素，可以设计一个专用电路，只要一个时钟周期就能完成这个运算。

现在设计一个乘加器方案来实现GF(2¹³)域中三个元素，其中两个元素相乘得到的积再与第三个元素相加。

本方案的目的有三个：

1.提供GF(2¹³)域中一个改进的乘法、加法、乘法-加法系统，

2.此系统能在2个时钟周期内完成乘法、加法、乘法-加法运算，

3.此系统能在高速时钟下稳定工作，如时钟频率为155MHz。

本方案通过使用一个多项式乘法器，多项式加法器和伽罗瓦域中的模多项式运算器来实现GF(2¹³)域中三个元素如(A*B+C)的运算。当A、B多项式中任意一个为1时，本方案完成GF(2¹³)域中两个元素相加的功能；当C多项式为0时，本方案完成GF(2¹³)域中两个元素相乘的功能；当此三个元素是任意时，本方案完成A、B两个元素相乘然后与C元素相加的功能，也就是说，本方案可以在这三种功能下任意使用，这样大大提高了源代码的利用率，降低了出错概率。

在GF(2^m)域中，对于BCH-3(9181，8152)而言，m＝13。假设乘加器输入的三个元素为：

公式15  A(α)＝a₁₂α¹²+a₁₁α¹¹+…+a₁α¹+a₀

        B(α)＝b₁₂α¹²+b₁₁α¹¹+…+b₁α¹+b₀

        C(α)＝c₁₂α¹²+c₁₁α¹¹+…+c₁α¹+c₀

则A(α)和B(α)相乘得到：

公式16  A(α)*B(α)＝d₀+d₁α¹+…+d₂₄α²⁴

其中：

d₀＝a₀b₀

d₁＝a₀b₁+a₁b₀

d₂＝a₀b₂+a₁b₁+a₂b₀

d₃＝a₀b₃+a₁b₂+a₂b₁+a₃b₀

d₄＝a₀b₄+a₁b₃+a₂b₂+a₃b₁+a₄b₀

d₅＝a₀b₅+a₁b₄+a₂b₃+a₃b₂+a₄b₁+a₅b₀

d₆＝a₀b₆+a₁b₅+a₂b₄+a₃b₃+a₄b₂+a₅b₁+a₆b₀

d₇＝a₀b₇+a₁b₆+a₂b₅+a₃b₄+a₄b₃+a₅b₂+a₆b₁+a₇b₀

d₈＝a₀b₈+a₁b₇+a₂b₆+a₃b₅+a₄b₄+a₅b₃+a₆b₂+a₇b₁+a₈b₀

d₉＝a₀b₉+a₁b₈+a₂b₇+a₃b₆+a₄b₅+a₅b₄+a₆b₃+a₇b₂+a₈b₁+a₉b₀

d₁₀＝a₀b₁₀+a₁b₉+a₂b₈+a₃b₇+a₄b₆+a₅b₅+a₆b₄+a₇b₃+a₈b₂+a₉b₁+a₁₀b₀

d₁₁＝a₀b₁₁+a₁b₁₀+a₂b₉+a₃b₈+a₄b₇+a₅b₆+a₆b₅+a₇b₄+a₈b₃+a₉b₂+a₁₀b₁+a₁₁b₀

d₁₂＝a₀b₁₂+a₁b₁₁+a₂b₁₀+a₃b₉+a₄b₈+a₅b₇+a₆b₆+a₇b₅+a₈b₄+a₉b₃+a₁₀b₂+a₁₁b₁+a₁₂b₀

d₁₃＝a₁b₁₂+a₂b₁₁+a₃b₁₀+a₄b₉+a₅b₈+a₆b₇+a₇b₆+a₈b₅+a₉b₄+a₁₀b₃+a₁₁b₂+a₁₂b₁

d₁₄＝a₂b₁₂+a₃b₁₁+a₄b₁₀+a₅b₉+a₆b₈+a₇b₇+a₈b₆+a₉b₅+a₁₀b₄+a₁₁b₃+a₁₂b₂

d₁₅＝a₃b₁₂+a₄b₁₁+a₅b₁₀+a₆b₉+a₇b₈+a₈b₇+a₉b₆+a₁₀b₅+a₁₁b₄+a₁₂b₃

d₁₆＝a₄b₁₂+a₅b₁₁+a₆b₁₀+a₇b₉+a₈b₈+a₉b₇+a₁₀b₆+a₁₁b₅+a₁₂b₄

d₁₇＝a₅b₁₂+a₆b₁₁+a₇b₁₀+a₈b₉+a₉b₈+a₁₀b₇+a₁₁b₆+a₁₂b₅

d₁₈＝a₆b₁₂+a₇b₁₁+a₈b₁₀+a₉b₉+a₁₀b₈+a₁₁b₇+a₁₂b₆

d₁₉＝a₇b₁₂+a₈b₁₁+a₉b₁₀+a₁₀b₉+a₁₁b₈+a₁₂b₇

d₂₀＝a₈b₁₂+a₉b₁₁+a₁₀b₁₀+a₁₁b₉+a₁₂b₈

d₂₁＝a₉b₁₂+a₁₀b₁₁+a₁₁b₁₀+a₁₂b₉

d₂₂＝a₁₀b₁₂+a₁₁b₁₁+a₁₂b₁₀

d₂₃＝a₁₁b₁₂+a₁₂b₁₁

d₂₄＝a₁₂b₁₂

于是，A(α)和B(α)相乘并与C(α)相加得到：

公式17

A(α)*B(α)+C(α)＝(d₀+c₀)+(d₁+c₁)α¹+…+(d₁₂+c₁₂)α¹²+d₁₃α₁₃++d₁₄α¹⁴+…+d₂₄α²⁴

令：

f₀＝d₀+c₀

f₁＝d₁+c₁

f₂＝d₂+c₂

f₃＝d₃+c₃

…

f₁₂＝d₁₂+c₁₂

f₁₃＝d₁₃

f₁₄＝d₁₄

…

f₂₄＝d₂₄

由GF(2¹³)域的本原多项式P(x)＝x¹³+x⁴+x³+x+1，本原元α满足方程α¹³＝α⁴+α³+α+1，代入A(α)*B(α)+C(α)并且化简得：

A(α)*B(α)+C(α)＝m₁₂α¹²+m₁₁α¹¹+…+m₁α+m₀

其中：

m₀＝f₀+f₁₃+f₂₂+f₂₃

m₁＝f₁+f₁₃+f₁₄+f₂₂+f₂₄

m₂＝f₂+f₁₄+f₁₅+f₂₃

m₃＝f₃+f₁₃+f₁₅+f₁₆+f₂₂+f₂₃+f₂₄

m₄＝f₄+f₁₃+f₁₄+f₁₆+f₁₇+f₂₂+f₂₄

m₅＝f₅+f₁₄+f₁₅+f₁₇+f₁₈+f₂₃

m₆＝f₆+f₁₅+f₁₆+f₁₈+f₁₉+f₂₄

m₇＝f₇+f₁₆+f₁₇+f₁₉+f₂₀

m₈＝f₈+f₁₇+f₁₈+f₂₀+f₂₁

m₉＝f₉+f₁₈+f₁₉+f₂₁+f₂₂

m₁₀＝f₁₀+f₁₉+f₂₀+f₂₂+f₂₃

m₁₁＝f₁₁+f₂₀+f₂₁+f₂₃+f₂₄

m₁₂＝f₁₂+f₂₁+f₂₂+f₂₄

上述公式中：

a_n，b_n，c_n，m_n为布尔值，n为0到12的整数；

d_i，f_i为布尔值，i为0到24的整数；

加法运算是GF域中的模2加法。

参考图12，在具体实现的时候可以用三个、两个或者1个时钟周期完成GF(2¹³)域中(A*B+C)的运算，其中A、B、C分别为GF(2¹³)中的元素。利用三个时钟周期来实现时多项式乘法、加法和化简每个功能运算分别用一个时钟周期，优点是时钟频率可以达到很高，缺点是D触发器数量增多；在两个时钟周期的时候应该让乘法运算用一个时钟周期，用另外一个时钟周期作加法和化简处理，特点是时钟频率中等，D触发器数量中等；在只用一个时钟周期完成时有点D触发器数量最少，缺点是时钟频率低。由于在作译码时要用155MHz的时钟处理，在均衡考虑下选择用两个时钟周期来实现的。

Claims (14)

1.一种用于SDH/SONET系统的带内FEC解码器，包括：

数据交织及控制器，用于接收输入数据并对输入数据以行形式进行比特交织；

数据时分复用器，用于对从所述数据交织及控制器输出的数据进行时分复用；

BCH解码器，用于查找经时分复用处理的数据中错误比特的位置，并用于输出错误位置指示信号；和

纠错电路，用于根据所述错误位置指示信号进行纠错处理。

2.根据权利要求1的带内FEC解码器，进一步包括数据存储器，用于存储所述输入数据。

3.根据权利要求1的带内FEC解码器，进一步包括FEC状态指示字节处理器，用于从所述数据交织及控制器输出的数据中提取FEC校验数据，以判断是否需要启动所述纠错电路。

4.根据权利要求1的带内FEC解码器，其中所述数据交织及控制器接收16位并行帧数据，并将所述帧数据按行进行比特交织，以生成并行的8个FEC块数据。

5.根据权利要求4的带内FEC解码器，其中每个FEC块数据具有155M时钟周期宽度。

6.根据权利要求5的带内FEC解码器，其中所述数据时分复用器把所述FEC块数据时分复用在一条数据线上。

7.根据权利要求6的带内FEC解码器，其中所述BCH解码器进一步包括：

伴随多项式S(x)生成器，用于计算FEC块的伴随多项式；

8个FEC块σ(x)生成器，用于计算FEC块的差错位置多项式σ(x)；

SIGMA选择器，用于选择输出正在处理的码字所对应FEC块的差错位置多项式；

多个ALPHA生成器，用于生成FEC块中码字在GF域中对应的元素；

ALPHA选择器，用于选择输出正在处理的码字在GF域中对应的元素的值；

查错器，用于把所述SIGMA选择器输出的差错位置多项式和所述ALPHA选择器输出的正在处理的码字在GF域中对应的元素的值代入钱氏搜索方程中，以查找FEC块中的错误比特位置。

8.根据权利要求7的带内FEC解码器，其中在所述伴随多项式S(x)生成器中利用下式生成伴随多项式：

s₁＝R(α)modG1(α)

s₃＝R(α³)modG3(α³)

s₅＝R(α⁵)modG5(α⁵)

其中：s₁，s₃，s₅为BCH-3译码中伴随多项式的元素；

R(α)，R(α³)，R(α⁵)是接收码多项式R(x)中变量x分别为α，α³，α⁵时的多项式；

G1(α)是最小多项式G1(x)的变量x为α的多项式；

G3(α³)是最小多项式G3(x)的变量x为α³的多项式；

G5(α⁵)是最小多项式G5(x)的变量x为α⁵的多项式；

α为BCH码的本原元。

9.根据权利要求7的带内FEC解码器，其中在所述FEC块σ(x)生成器中利用下式生成差错位置多项式：

${\mathrm{\σ}}_0=s_1^3+s_3$

${\mathrm{\σ}}_1=s_1^4+s_1{s}_3$

${\mathrm{\σ}}_2=s_1^2{s}_3+s_5$

${\mathrm{\σ}}_3=s_1^6+s_3^2+s_1^3{s}_3+s_1{s}_5$

其中：σ₀，σ₁，σ₂，σ₃是差错位置多项式的元素；

      s₁，s₃，s₅为BCH-3译码中伴随多项式的元素。

10.根据权利要求7的带内FEC解码器，其中在所述差错器中利用的钱氏搜索方程为：

x^j(x^j(σ₃x^j+σ₂)+σ₁)+σ₀＝0

其中，σ₀，σ₁，σ₂，σ₃是差错位置多项式的元素。

11.根据权利要求7的带内FEC解码器，其中所述伴随多项式S(x)生成器进一步包括工作于16位并行模式的线性反馈移位寄存器(LFSR#1)、工作于13位并行模式的线性反馈移位寄存器(LFSR#2)和大小为8×13的双块RAM。

12.根据权利要求9的带内FEC解码器，其中所述差错位置多项式σ(x)生成器进一步包括多项式乘加器和加法器，其中在所述乘加器中完成GF域中两个元素相乘之后与第三个元素相加的运算，并且在所述加法器中实现GF域中模2加法。

13.根据权利要求10的带内FEC解码器，其中所述差错器进一步包括三个多项式乘加器、两个延时器、两个选择器和一个判断器。

14.根据权利要求2的带内FEC解码器，其中所述纠错电路对所述错误位置指示信号和所述存储器中存储的数据进行异或运算，以完成纠错处理。

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