CN1841721A - 倒装芯片式封装结构及其制造方法 - Google Patents
倒装芯片式封装结构及其制造方法 Download PDFInfo
- Publication number
- CN1841721A CN1841721A CNA2005100598336A CN200510059833A CN1841721A CN 1841721 A CN1841721 A CN 1841721A CN A2005100598336 A CNA2005100598336 A CN A2005100598336A CN 200510059833 A CN200510059833 A CN 200510059833A CN 1841721 A CN1841721 A CN 1841721A
- Authority
- CN
- China
- Prior art keywords
- chip
- solder bump
- lead frame
- flip
- packaging structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
一种倒装芯片式封装结构及其制造方法，该封装结构包括导线架以及至少一个芯片；本发明的倒装芯片式封装结构及其制造方法主要是在将芯片作用表面上的焊锡凸块经回焊制程接置并电性连接在导线架上前，先在该焊锡凸块的表面形成酸值大于20且粘度值大于40的助焊层，借由该助焊剂的酸值大于20的特点获得良好的锡熔接在导线架上，及借由该助焊剂的粘度值大于40的特点使该焊锡凸块有效地定着在导线架上，进而减少焊锡凸块的溃缩发生，同时该制程方式简便且无需在导线架上使用印刷或电镀技术预先形成锡层，所以可减少成本并提高制程优良率。
Description
技术领域
本发明是关于一种倒装芯片式封装结构及其制造方法，特别是关于一种应用在导线架上的倒装芯片式封装结构及其制造方法。
背景技术
现有用导线架(Lead Frame)作为半导体芯片载体的半导体封装件，是将半导体芯片的非作用表面接置于导线架的芯片座(Die Pad)，再通过多条焊线将半导体芯片的作用表面电性连接到导线架的多个管脚(Lead)，然后再借由封装胶体包覆半导体芯片、焊线以及导线架。但这种半导体封装件常因为焊线的原因导致传输信号减弱，且在封装胶体的模压制程中，焊线的线弧也容易受模流冲击产生偏移或倾倒，从而导致相邻焊线彼此碰触产生短路。再者，这种半导体封装件的整体高度也受限于焊线的线弧高度而无法有效降低。
因此需要研发一种将倒装芯片技术应用于导线架的半导体封装件。图1A是现有的将倒装芯片技术应用于导线架的半导体封装件剖面示意图，它主要是将半导体芯片11的作用表面111向下接置在导线架14，通过植接在该芯片作用表面111上的多个焊锡凸块12，将半导体芯片11电性连接并固定到导线架14的对应管脚141或芯片座(未标出)上。这样，由于不需要通过焊线进行电性连接，因此可解决焊线技术的电性连接品质问题，同时也可有效降低半导体封装件的高度。
上述使用导线架的倒装芯片式半导体封装件，是一种结合导线架为芯片载体以及将半导体芯片以倒装的方式接置在导线架上的封装结构，它包括：导线架，具有多个管脚或具有多个管脚及一个芯片座(DiePad)；至少一个芯片，作用表面借多个焊锡凸块(Solder Bump)接置并电性连接到导线架的管脚，或将该芯片的作用表面接置在导线架的芯片座上并借多个焊锡凸块电性连接到管脚；以及封装胶体(EncapsulationBody)，用于包覆导线架、芯片及焊锡凸块。这种技术的优点在于焊锡凸块可采用自行对位(Self-Alignment)的方式一次植接完成，比现有以逐一打线方式进行芯片与管脚间的电性连接更省时省工。
再请参阅图1B，当进行回焊(Reflow)作业使焊锡凸块12焊接到管脚141时，由于铜制成的管脚具备优良的湿润特性(Wettability)，焊锡凸块12在加热到一定高温下会熔融发生溃缩(Collapse)16现象，即湿润(Wetting)现象，使焊锡凸块12焊接到管脚141上的预设位置后仍会持续发生溃缩而扩散到管脚141的其它区域上；这种过度溃缩16的结果不仅可能造成相邻焊锡凸块12间的桥接导致电性失能，还会因焊锡凸块12严重变形影响芯片11接置在导线架14上的品质，妨碍了后续制程的实施。
鉴于上述缺点，美国专利第6,507,120号揭示了一种倒装芯片式四边扁平无引脚(Flip-Chip Quad Flat Non-Leads，简称FC-QFN)封装结构，如图2所示，该半导体封装结构200包括：导线架，具有多个管脚202；半导体芯片210，通过多个焊锡凸块218接置并电性连接到该管脚202；以及封装胶体224，包覆该半导体芯片210、焊锡凸块218与导线架上表面，其中该管脚202上形成有防焊层220，且该防焊层220对应该焊锡凸块218接置位置形成有开口，供该芯片210通过该焊锡凸块218电性连接到该管脚202。这样，即可通过该防焊层220的设置避免在该焊锡凸块218进行回焊时，因溃缩(collapse)扩散到管脚的其它区域上。
但上述封装结构的制程，需要额外在该导线架上覆盖一防焊层，并通过曝光、显影等方式图案化该防焊层，这样会导致导线架制程困难且成本过高。
另外为了使焊锡材料有效接着在铜质导线架上，美国专利第6,482,680是先在导线架上对应芯片焊锡凸块接置位置印刷或电镀一锡层，供焊锡凸块接置在导线架上。该方法不但无法解决现有的焊锡过度溃缩问题，且会增加制造成本。
因此，如何研发出一种使用导线架的倒装芯片式封装结构，采用简化制程、不增加成本，即能够避免电性连接芯片到管脚的焊锡凸块发生过度溃缩的功效，确保制成封装结构的可靠性，同时避免制程精度及优良率受制于印刷制程技术，是目前需要解决的重要课题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种倒装芯片式封装结构及其制造方法，可避免倒装芯片用的焊锡材料过度溃缩，确保制成封装结构的可靠性。
本发明的另一目的在于提供一种倒装芯片式封装结构及其制造方法，能够简化的制程且不会大幅增加成本，避免电性连接倒装芯片到导线架的焊锡凸块发生过度溃缩。
本发明的另一目的在于提供一种倒装芯片式封装结构及其制造方法，无需在导线架上使用印刷或电镀技术预先形成锡层，可降低制程成本。
为达上述及其它目的，在本发明的倒装芯片式封装结构包括：导线架；以及至少一个芯片，具有作用表面及相对非作用表面，该芯片是以设置在该作用表面上的焊锡凸块并经回焊作业电性连接到该导线架；其中该芯片借由该焊锡凸块经回焊接置在该导线架前，是在该焊锡凸块表面形成有助焊剂层，该助焊剂的酸值大于20且粘度值大于40，通过该助焊剂供芯片有效地固着在导线架上，且在进行回焊制程时，使该焊锡凸块不易湿润在导线架上，减少发生溃缩的可能。
该封装结构还包括封装胶体，用于包覆该芯片、焊锡凸块及部分导线架。其中，该导线架具有多个管脚，供半导体芯片上的焊锡凸块对应接置其上；另该导线架还可包括有芯片座，供该芯片作用表面的焊锡凸块接置其上，利用该芯片座作为额外的例如为接地接点的电性连接端点。
上述倒装芯片式封装结构的制造方面包括：在倒装芯片作用表面上的焊锡凸块表面形成助焊剂层，该助焊剂的酸值大于20且粘度值大于40；以及将该接置有焊锡凸块的芯片以回焊方式电性连接到导线架上，通过该助焊剂供芯片有效地固着在导线架上，且在进行回焊制程时，使该焊锡凸块不易湿润在导线架上，减少发生溃缩的可能。
该方法还包括形成有封装胶体，用于包覆该芯片、焊锡凸块及部分导线架。通过该助焊剂供芯片有效地固着在导线架上，且在进行回焊制程时，使该焊锡凸块不易湿润(Wetting)在导线架上，减少溃缩(collapse)的发生。
综上所述，本发明的倒装芯片式封装结构及其制造方法主要是在将芯片作用表面上的焊锡凸块经回焊制程接置并电性连接在导线架上前，先在该焊锡凸块的表面形成酸值(Acid number)大于20且粘度值(viscosity)大于40的助焊层，借由该助焊剂的酸值大于20的特点获得良好的锡熔接在导线架上，及借由该助焊剂的粘度值大于40的特点使该焊锡凸块有效地定着在导线架上，进而减少焊锡凸块的溃缩发生，同时该制程方式简便且无需在导线架上使用印刷或电镀技术预先形成锡层，所以可减少成本并提高制程优良率。
附图说明
图1A是现有倒装芯片技术应用在导线架的半导体封装件剖面示意图；
图1B是芯片通过焊锡凸块回焊到导线架时及发生溃缩现象的剖面示意图；
图2是美国专利第6,507,120号的倒装芯片式四边扁平无引脚封装结构剖面示意图；
图3A至图3C是本发明的倒装芯片式封装结构的制造方法剖面示意图；以及
图4是本发明的倒装芯片式封装结构实施例2的剖面示意图。
具体实施方式
以下参照附图详细说明本发明的实施例。下述实施例虽以倒装芯片式四边扁平无引脚(Flip-Chip Quad Flat Non-Leads，简称FC-QFN)半导体封装件及其制造方法为例进行说明，但实际应用的导线架结构并不以此为限，为简化附图以使本发明的特征及结构更清晰易懂，在附图中仅显示与本发明直接关联部分，其余部分则略除。
实施例1
图3A至3C图是本发明倒装芯片式封装结构制造方法的剖面示意图。
如图3A所示，提供半导体芯片31，该半导体芯片31具有作用表面311以及相对的非作用表面312，在该芯片作用表面311上形成有多个电极焊垫313，且在该电极焊垫313上接置有焊锡凸块32，在该焊锡凸块32表面上形成有助焊剂层，该助焊剂33的酸值(Acid number)大于20且粘度值(viscosity)大于40。其中该助焊剂33可使用浸泡、印刷涂覆或喷涂等方式形成在该焊锡凸块32表面。另外该助焊剂的制程可在整片接置有焊锡凸块的晶圆或个别已进行切单的芯片上实施。
如图3B所示，将该接置有焊锡凸块32的芯片31以倒装芯片回焊方式，电性连接到具有多个管脚341的导线架34上，使该芯片作用表面311上的焊锡凸块32相对接置、并电性连接到该导线架34的管脚341上。其中，由于该助焊剂具有粘性，可使该芯片31固着在该导线架34上不会掉落，且在进行回焊制程后，该助焊剂即会硬化，使该焊锡凸块32形成焊锡结(solder joint)时不易湿润(Wetting)在导线架34上，减少发生凸块溃缩(bump collapse)的可能。
如图3C所示，进行模压(Molding)制程，将上述接设有芯片31及焊锡凸块32的导线架34置入模具(Mold)的模穴(未标出)中，使管脚341的下表面与模穴底部触接，然后注入如环氧树脂(Epoxy Resin)等树脂材料到该模穴中，使树脂材料包覆住导线架34、芯片31及焊锡凸块32，接着使该树脂材料固化成封装胶体(Encapsulation Body)35。当封装胶体35形成后，将模具移除，与模穴底部触接的管脚341下表面外露出封装胶体35，即完成了本发明的半导体封装结构，该外露的管脚341下表面可后续作为与外界装置(未标出)电性连接的媒介。
通过上述制程，本发明也提供一种倒装芯片式封装结构，该结构包括：具有多个管脚341的导线架34；至少一个具有作用表面311及非作用表面312的芯片31，使该芯片31的作用表面311通过多个该焊锡凸块32电性连接到该管脚341，其中该芯片31借由焊锡凸块32经回焊接置在该导线架34前，是在该焊锡凸块32表面形成有助焊剂33，该助焊剂33的酸值(Acid number)大于20，粘度值(viscosity)大于40。此外该倒装芯片式封装结构还包括封装胶体35，包覆该芯片31、焊锡凸块32及部分导线架34。
因此本发明的倒装芯片式封装结构及其制造方法主要是将芯片作用表面上的焊锡凸块经回焊制程接置并电性连接在导线架上之前，先在该焊锡凸块的表面形成酸值(Acid number)大于20且粘度值(viscosity)大于40的助焊层，借由该助焊剂的酸数值大于20的特性获得良好的锡熔接在导线架上，及借由该助焊剂的粘度值大于40的特点，使该焊锡凸块有效定着在导线架上，进而减少焊锡凸块溃缩的发生，尤其对于高铅或无铅的焊锡凸块，更可有效抑制溃缩问题的产生。同时本发明的制程简便且无需在导线架上使用印刷或电镀技术预先形成锡层，所以可减少成本并提高制程优良率。
实施例2
请参阅图4所示，它是本发明的倒装芯片式封装结构实施例2的剖面示意图。本发明实施例2的封装结构大致与实施例1相同，主要差异在于在实施例2中该导线架44还包括有芯片座442，供芯片41作用表面411的焊锡凸块42在覆盖有助焊剂后，可经回焊作业有效地接置并电性连接到导线架44的管脚441及芯片座442上，利用该芯片座442作为额外接地接点的电性连接端点。
上述实施例仅例示性说明本发明的原理及其功效，并非用于限制本发明。例如，在本发明的封装结构的制造方法中，也可借由形成有多个导线架单元的导线架模块同时形成多个半导体封装结构，再借由切单作业将各个半导体封装结构分离。任何熟习此项技术的人员均可在不违背本发明的精神与范畴下，对上述实施例进行修饰与变化。
Claims (14)
1.一种倒装芯片式封装结构，其特征在于，该封装结构包括：
导线架；以及
至少一个芯片，具有作用表面及相对非作用表面，该芯片是以设置在该作用表面上的焊锡凸块并经回焊作业电性连接到该导线架；
其中该芯片借由该焊锡凸块经回焊接置在该导线架前，是在该焊锡凸块表面形成有助焊剂层，该助焊剂的酸值大于20且粘度值大于40，通过该助焊剂供芯片有效地固着在导线架上，且在进行回焊制程时，使该焊锡凸块不易湿润在导线架上，减少发生溃缩的可能。
2.如权利要求1所述的倒装芯片式封装结构，其特征在于，该封装结构还包括用于包覆该芯片、焊锡凸块及部分导线架的封装胶体。
3.如权利要求1所述的倒装芯片式封装结构，其特征在于，该导线架具有多个管脚，供半导体芯片上的焊锡凸块对应接置其上。
4.如权利要求3所述的倒装芯片式封装结构，其特征在于，该导线架还包括有芯片座，供该芯片作用表面的焊锡凸块接置其上，利用该芯片座作为额外的电性连接端点。
5.如权利要求1所述的倒装芯片式封装结构，其特征在于，该焊锡凸块是高铅材质。
6.如权利要求1所述的倒装芯片式封装结构，其特征在于，该焊锡凸块是无铅材质。
7.如权利要求1所述的倒装芯片式封装结构，其特征在于，该助焊剂是以浸泡、印刷涂覆或喷涂的一种方式形成在该焊锡凸块表面。
8.一种倒装芯片式封装结构的制造方法，其特征在于，该制造方法包括：
在倒装芯片作用表面上的焊锡凸块表面形成助焊剂层，该助焊剂的酸值大于20且粘度值大于40；以及
将该接置有焊锡凸块的芯片以回焊方式电性连接到导线架上，通过该助焊剂供芯片有效地固着在导线架上，且在进行回焊制程时，使该焊锡凸块不易湿润在导线架上，减少发生溃缩的可能。
9.如权利要求8所述的倒装芯片式封装结构的制造方法，其特征在于，该制造方法还包括进行模压制程，形成用于包覆该芯片、焊锡凸块及部分导线架的封装胶体。
10.如权利要求8所述的倒装芯片式封装结构的制造方法，其特征在于，该导线架具有多个管脚，供半导体芯片上的焊锡凸块对应接置其上。
11.如权利要求10所述的倒装芯片式封装结构的制造方法，其特征在于，该导线架还包括有芯片座，供该芯片作用表面的焊锡凸块接置其上，利用该芯片座作为额外的电性连接端点。
12.如权利要求8所述的倒装芯片式封装结构的制造方法，其特征在于，该焊锡凸块是高铅材质。
13.如权利要求8所述的倒装芯片式封装结构的制造方法，其特征在于，该焊锡凸块是无铅材质。
14.如权利要求8所述的倒装芯片式封装结构的制造方法，其特征在于，该助焊剂是以浸泡、印刷涂覆或喷涂的一种方式形成在该焊锡凸块表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2005100598336A CN1841721A (zh) | 2005-03-31 | 2005-03-31 | 倒装芯片式封装结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2005100598336A CN1841721A (zh) | 2005-03-31 | 2005-03-31 | 倒装芯片式封装结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1841721A true CN1841721A (zh) | 2006-10-04 |
Family
ID=37030653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100598336A Pending CN1841721A (zh) | 2005-03-31 | 2005-03-31 | 倒装芯片式封装结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1841721A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465601A (zh) * | 2014-12-26 | 2015-03-25 | 江苏长电科技股份有限公司 | 利用框架封装重布线的倒装封装结构及其制造方法 |
| CN109712899A (zh) * | 2018-12-27 | 2019-05-03 | 通富微电子股份有限公司 | 一种半导体封装方法及半导体封装器件 |
| CN110603120A (zh) * | 2017-07-28 | 2019-12-20 | 三菱综合材料株式会社 | 焊膏用助焊剂、焊膏、使用焊膏的焊锡凸块的形成方法及接合体的制造方法 |
-
2005
- 2005-03-31 CN CNA2005100598336A patent/CN1841721A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465601A (zh) * | 2014-12-26 | 2015-03-25 | 江苏长电科技股份有限公司 | 利用框架封装重布线的倒装封装结构及其制造方法 |
| CN110603120A (zh) * | 2017-07-28 | 2019-12-20 | 三菱综合材料株式会社 | 焊膏用助焊剂、焊膏、使用焊膏的焊锡凸块的形成方法及接合体的制造方法 |
| CN109712899A (zh) * | 2018-12-27 | 2019-05-03 | 通富微电子股份有限公司 | 一种半导体封装方法及半导体封装器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103066051B (zh) | 封装基板及其制作工艺、半导体元件封装结构及制作工艺 | |
| US7262082B1 (en) | Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture | |
| US6214642B1 (en) | Area array stud bump flip chip device and assembly process | |
| US7015128B1 (en) | Method of making a semiconductor chip assembly with an embedded metal particle | |
| CN102487020B (zh) | 形成引线上凸块互连的半导体器件和方法 | |
| US7232706B1 (en) | Method of making a semiconductor chip assembly with a precision-formed metal pillar | |
| CN102468197B (zh) | 半导体器件以及形成倒装芯片互连结构的方法 | |
| US20070111398A1 (en) | Micro-electronic package structure and method for fabricating the same | |
| CN108063094A (zh) | 基于基板的扇出型晶圆级封装 | |
| US7319265B1 (en) | Semiconductor chip assembly with precision-formed metal pillar | |
| CN101060087A (zh) | 电极及其制造方法,以及具有该电极的半导体器件 | |
| US20100309641A1 (en) | Interposer substrate, lsi chip and information terminal device using the interposer substrate, manufacturing method of interposer substrate, and manufacturing method of lsi chip | |
| KR20060042872A (ko) | 반도체장치의 실장 방법 | |
| CN103730380B (zh) | 封装结构的形成方法 | |
| US7494843B1 (en) | Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding | |
| CN1451178A (zh) | 改进的倒装芯片连接封装 | |
| CN104659004A (zh) | 一种PoP封装结构及其制造方法 | |
| CN1971865A (zh) | 芯片电性连接结构及其制法 | |
| CN107342265A (zh) | 扇出型封装结构及其制造方法 | |
| CN1841721A (zh) | 倒装芯片式封装结构及其制造方法 | |
| CN101504919A (zh) | 半导体的封装结构和封装方法 | |
| CN1855450A (zh) | 高散热性的半导体封装件及其制法 | |
| CN105845585A (zh) | 一种芯片封装方法及芯片封装结构 | |
| CN107342264A (zh) | 扇出型封装结构及其制造方法 | |
| JP2000040676A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20061004 |