CN1841685A

CN1841685A - 半导体装置的制造方法及半导体装置

Info

Publication number: CN1841685A
Application number: CN 200610071632
Authority: CN
Inventors: 岛田浩行
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-03-30
Filing date: 2006-03-27
Publication date: 2006-10-04

Abstract

提供一种半导体装置的制造方法和根据该制造方法而得到的半导体装置，其中，半导体装置的制造方法，具备：第1工序，对形成在基板上的结晶性半导体膜3之中除了第1部分以外的至少第2部分及第3部分注入杂质；第2工序，在第2部分及第3部分分别形成源极及漏极。在第2工序中，通过至少对第2部分及第3部分实施加热处理，引诱以第1部分的至少一部分作为籽晶的第2部分及第3部分的固相外延过程。因此得到良好的电特性的晶体管，可以实现半导体装置的微细化或高密度化，进一步实现三维重叠。

Description

半导体装置的制造方法及半导体装置

技术领域

本发明涉及一种半导体装置的制造方法和根据该制造方法而得到的半导体装置。

背景技术

在液晶显示装置或有机EL显示装置等电光学装置中，作为基板，采用了廉价的玻璃或树脂等透明基板。由于这些基板的耐热温度低，因此关于集成在基板上的薄膜晶体管(TFT)等半导体元件或各种设备，一般由低温工序制造(例如，参照专利文献1)。

专利文献1：特许第3528182号公报

但是，一般在具备了晶体管等的半导体装置中，例如为了谋求安装这些的电光学装置的高精细化等，因此强烈希望微细化或高密度化。

但是，对于在一般的低温工序中形成的晶体管，由于源极/漏极通过杂质的注入而成为非晶质的半导体层，因此在特别微细化后的情况下，存在该源极/漏极中的寄生电阻变大，很难得到作为晶体管的良好的电特性等问题。

另外，为了谋求基于高密度化的高精细化，也会考虑到3维重叠晶体管等半导体元件的情况。但是，多层重叠半导体层并在各层上制作晶体管等的情况下，用于在各层中的杂质活性化的高温热处理会给其他层的半导体元件带来通常设计以上的热过程。因此，工序设计会变得非常难或变得非常复杂。例如具有不能采用耐热性弱的自对准多晶硅化物工序等问题。

发明内容

本发明是鉴于上述问题而做成的，其目的在于提供一种得到良好的电特性的晶体管，由此可实现半导体装置的微细化或高密度化，进一步实现3维重叠的半导体装置的制造方法和根据该制造方法而得到的半导体装置。

本发明的半导体装置的制造方法，其特征在于，具备：第1工序，对形成在基板上的结晶性半导体膜之中除了与所述基板相接的第1部分以外的至少第2部分及第3部分注入杂质；第2工序，在所述第2部分及所述第3部分分别形成源极及漏极；所述第1工序还包括将构成所述结晶性半导体膜的材料沉积在所述基板上的第1副工序；所述第2工序还包括至少对所述第2部分及所述第3部分进行加热的第2副工序。

另外，另一个半导体装置的制造方法，其特征在于，具备：第1工序，对形成在基体上的结晶性半导体膜之中除了第1部分以外的至少第2部分及第3部分注入杂质；第2工序，在所述第2部分及所述第3部分分别形成源极及漏极；在所述第2工序中，通过至少对所述第2部分及所述第3部分实施加热处理，使所述第2部分及所述第3部分的结晶性比进行所述加热处理前的所述第2部分及所述第3部分的结晶性提高。

另外，再一个半导体装置的制造方法，其特征在于，具备：第1工序，对形成在基体上的结晶性半导体膜之中除了第1部分以外的至少第2部分及第3部分注入杂质；第2工序，在所述第2部分及所述第3部分分别形成源极及漏极；在所述第2工序中，通过至少对所述第2部分及所述第3部分实施加热处理，诱发以所述第1部分的至少一部分作为籽晶的所述第2部分及所述第3部分的固相外延过程。

根据所述半导体装置的制造方法，例如通过以作为结晶性半导体的一部分的所述第1部分的至少一部分作为籽晶的固相外延法，使杂质活性化而形成源极/漏极，因此通过杂质在比较低的温度下扩散而进入到原来的有效的位置上，使源极/漏极电性良好地活性化，由此使晶体管具有良好的电特性。另外，由于通过固相外延法使构成源极/漏极的半导体层结晶化，因此寄生电阻变小，由此得到晶体管的良好的电特性。

此外，在所述制造方法中的所述第2工序中，优选在350℃～550℃的加热温度下进行对至少所述第2部分及所述第3部分施加的加热处理。

通过在这样的温度范围中进行固相外延法，可以良好地形成源极/漏极，且也可以避免给其他要素带来通常设计以上的热过程。

另外，在所述的制造方法中，优选具备在所述结晶性半导体层上经由栅绝缘膜形成由金属构成的栅电极的工序。

根据上述，由于不需要在栅电极或沟道区域注入杂质并活性化的工序，因此通过在用于该活性化的高温下的热处理，可靠地避免给其他要素带来通常设计以上的热过程。

另外，在所述的制造方法中，优选具备通过在所述源极/漏极上形成金属层，接着进行加热处理，使所述源极/漏极的表层部硅化物化的工序。

根据上述，由于源极/漏极的寄生电阻进一步变小，因此使晶体管的电特性变得更良好。

此外，在该制造方法中，优选在350℃～550℃的温度下进行硅化物化的工序中的加热处理，通过在如此的温度范围内进行，避免给其他要素带来通常设计以上的热过程。

另外，作为在这样的温度范围内形成的硅化物，适合采用一硅化镍(NiSi)，由于该一硅化镍的电阻率低于20μΩ/cm，因此源极/漏极的寄生电阻变得更小。

另外，在所述的制造方法中，优选作为所述基体，通过使用在基板上形成晶体管的基板，在所述基板上3维层叠晶体管。

特别是通过例如在550℃以下的低温下进行基于固相外延法的源极/漏极的形成，不会给基体中的晶体管带来通常设计以上的热过程。从而，可以在基板上无障碍地3维重叠晶体管，由此可以实现晶体管的高密度化。

本发明的半导体装置，是在基体上形成晶体管而形成的半导体装置，其特征在于，在基体上设有由沉积法形成的结晶性半导体层，在所述结晶性半导体上设有源极/漏极，其中所述源极/漏极是通过以所述基体侧的一部分作为籽晶层的固相外延法使杂质活性化而形成的。

根据该半导体装置，通过以结晶性半导体的一部分作为籽晶层的固相外延法使杂质活性化而设置源极/漏极，因此如上述那样使源极/漏极电性良好地活性化，由此使晶体管具有良好的电特性。另外，由于通过固相外延法使构成源极/漏极的半导体层结晶化，因此寄生电阻变小，由此使晶体管的电特性变得良好。

附图说明

图1(a)～(d)是本发明的半导体装置的制造工序说明图。

图2(a)～(c)是本发明的半导体装置的制造工序说明图。

图3(a)、(b)是本发明的半导体装置的制造工序说明图。

图4(a)、(b)是本发明的半导体装置的制造工序说明图。

图中：1-基板(基体)，3-硅层(半导体膜)，4-栅绝缘膜，5-栅电极。7-源极形成区域，7a-源极，8-漏极形成区域，8a-漏极，10-沟道区域，11-硅化物层，14-源电极，15-漏电极，16-晶体管。

具体实施方式

以下，基于半导体装置的制造方法的一实施方式详细地说明本发明。

本实施方式是制造在基板上3维重叠晶体管而形成的、3维结构的半导体装置的方法，特别是将基板采用石英基板，并在该石英基板上由550℃以下的低温工序形成晶体管的方法。此外，在本实施方式中，将由石英构成的基板作为本发明中的基体。

首先，如图1(a)所示，准备由石英构成的基板(基体)1，在该基板1上作为基底绝缘膜2形成氧化硅膜。接着，如图1(b)所示，在该基底绝缘膜2上利用沉积法将结晶性的硅层(半导体膜)3形成为厚度为50nm左右的岛状。对于该硅层3的形成，例如根据等离子体CVD法形成非晶质硅层，其后，照射受激准分子激光使其多晶化，作成结晶性的多晶硅。另外，例如，也可以通过由采用了乙硅烷的热CVD法在425℃左右下沉积非晶质硅，照射受激准分子激光，形成非常大的晶粒的单晶硅并使其作成结晶性的硅层。此外，作为用于形成结晶性的硅层3的沉积法，除了CVD法以外，例如也可以采用溅射法或蒸镀法。

其后，通过由光刻法将硅层图案形成为岛状，形成岛状的硅层3。

由此而形成岛状的结晶性的硅层3后，使用氧及氪，将这些气体比(容量比)为O₂∶Kr＝3∶97，将压力为1托(torr)，将功率为3kW，将基板温度为400℃而进行等离子体氧化，如图1(c)所示，在硅层3的表层部形成厚度为5nm左右的SiO₂，并使其作为栅绝缘膜4。

接着，通过使用了氙气的溅射法，将氮化钽、金属钽、氮化钽按该顺序成膜层叠，形成由3层构成的金属层。其后，通过由光刻法图案形成金属层，从而形成由该金属层构成的栅电极5。

接着，根据CVD法形成氧化硅层，进一步通过各向异性蚀刻，如图1(d)所示在栅电极5的两侧形成侧壁6。此外，通过如上述的蚀刻，只有在栅电极5及侧壁6的正下方保留栅绝缘膜4，除去形成在其他部位上的栅绝缘膜4。

接着，将这些栅电极5及侧壁6作为掩膜，分别向上述硅层3中的第2部分(未图示)和第3部分(未图示)注入杂质，形成源极形成区域7和漏极形成区域8(第1工序)。对于该杂质的注入，采用离子掺杂或离子注入等离子注入法。在进行上述的杂质的注入之时，在本发明中，通过将上述硅层3的底部侧、即基板1侧保留一部分并作为籽晶层9，对于该籽晶层9不注入杂质，在该籽晶层9之上选择性地注入杂质，从而形成上述源极形成区域7及漏极形成区域8。此外，成为该籽晶层9的部分成为本发明中的第1部分。

即，通过适当地调整将杂质离子注入时的能量，使杂质不被注入到硅层3的底部侧的一部分中。通过上述的杂质的注入，源极形成区域7及漏极形成区域8，从原来的单晶或多晶的结晶性状态变成非晶质化的状态。并且，将不注入该杂质的、一直保持着结晶性状态的硅层3的底部侧作为晶粒层9。

对于上述籽晶层9，形成为使从基板1侧的底面到接触在源极形成区域7或漏极形成区域8上的上面为止的厚度至少达到10nm以上。通过将籽晶层9形成为具有上述那样的厚度，在基于后述的固相外延法的杂质的活性化之时，将该籽晶层9作为晶核使源极形成区域7及漏极形成区域8良好地固相外延生长，可以再次结晶化。

作为用于形成源极形成区域7及漏极形成区域8的打入能量，例如B(硼元素)的情况下为2keV左右，P(磷)的情况下为6keV。另外，关于剂量(Dosage)作为1.5×10¹⁵/cm²左右。此外，关于注入的杂质的类型，一般在制作晶体管为N型的情况下为P型杂质，P型的情况下为N型杂质，但是并不局限于此，可以根据将晶体管的阈值设定为哪个值，适当设定杂质的类型。

此外，硅层3的、上述栅电极5及侧壁6的正下方成为无注入杂质的本征半导体层区域、或掺杂了微量杂质的微量杂质区域。并且，通过上述的本征半导体区域或微量杂质区域，形成沟道区域10。

接着，将上述基板1放进烧成炉中，例如在氩气气氛中以350℃～550℃加热1小时～5小时(第2工序)，以上述籽晶层9作为晶核(籽晶)向上述形成区域7及漏极区域8诱发固相外延过程，使其固相外延生长。在本实施方式中，在550℃下进行了1个小时的加热。于是，源极形成区域7及漏极形成区域8，根据上述的固相外延生长(固相外延法)，通过注入的杂质以比较低的温度扩散，并使其活性化而放入到有效的位置中，从而如图2(a)所示那样成为源极7a及漏极8a。

另外，一但非晶质化的源极形成区域7及漏极形成区域8恢复结晶，如上所述将结晶性的籽晶层9作为晶核而重结晶，成为源极7a及漏极8a。此时，由于在550℃(350℃～550℃)下进行根据该固相外延法的杂质活性化/重结晶化，因此即使在基板1上有半导体元件等其他构成要素，也不会给这些带来通常设计以上的热过程。

接着，根据溅射法等使镍成膜，进一步在该膜之上层叠氮化钛。接着，在350℃～550℃之间，本实施方式中在400℃下加热并进行退火处理，使源极7a及漏极8a的表层部硅化物化。通过在如此的温度下加热并使其硅化物化，在源极7a及漏极8a的表层部形成由一硅化镍(NiSi)构成的硅化物层11。由于由该一硅化镍构成的硅化物层11的电阻率低至大约20μΩ/cm，因此源极7a及漏极8a的寄生电阻变得非常小。

然后，如图2(b)所示，根据湿式蚀刻选择性地除去由上述一硅化镍构成的硅化物层11以外的区域中的未反应的镍膜及氮化钛膜。

接着，如图2(c)所示，覆盖上述硅化物层11及栅电极5而形成氧化硅膜，并形成层间绝缘膜12。

接着，如图3(a)所示，通过光刻法形成贯通层间绝缘膜12而到达在上述源极7a侧的硅化物层11、漏极8a侧的硅化物层11的2个接触孔13。

其后，通过在层间绝缘膜12上，例如由溅射法等成膜法形成Ti/Al/Ti的层叠膜，接着由光刻法图案形成上述层叠膜，形成如图3(b)所示的源电极14及漏电极15，形成晶体管(薄膜晶体管)16。

由此而得到的晶体管16，由于源极7a及漏极8a通过以硅层3的一部分作为籽晶层9的固相外延法使杂质活性化，因此使这些源极7a及漏极8a电性良好地活性化，由此成为具有良好的电特性的晶体管。

另外，由于通过固相外延法，将构成源极7a及漏极8a的硅层重结晶，因此寄生电阻变小，由此晶体管的电特性变得更好。进一步，通过硅化物化在源极7a及漏极8a上形成有由一硅化镍构成的硅化物层11，因此在源极7a及漏极8a中的寄生电阻变得更小，从而晶体管的电特性变得更好。

另外，在本实施方式中，关于由此而形成的晶体管16，通过3维重叠而形成该晶体管，制造3维结构的半导体装置。即，如图4(a)所示，在上述晶体管16之上形成由氧化硅等构成的层间绝缘膜17。

接着，如图1(b)所示，在层间绝缘膜16上形成岛状的硅层3。以下，反复进行图1(c)、图2(a)～(c)、图3(a)、(b)中所示的工序，如图4(b)所示，在上述的晶体管16上重叠由氧化膜等构成的晶体管16。

在这样的上层的晶体管16的形成中，特别是，由于通过基于在350℃～550℃的温度范围内加热的固相外延法进行源极7a、漏极8a的形成，因此可以良好地形成这些源极7a、漏极8a，同时也可以避免给其他要素、例如下层的晶体管16中的源极7a或漏极8a等带来通常设计以上的热过程。

另外，由于对用于形成硅化物层11的硅化物化工序中的加热处理温度，也在350℃～550℃的温度下进行，因此在该工序中也可以避免给其他要素、即下层的晶体管16中的源极7a或漏极8a等带来通常设计以上的热过程。

此外，由此而形成第2层的晶体管16之后，也可以进一步通过使用相同的工序，依次重叠第3层、第4层…等晶体管16，得到高集成化的3维半导体装置。

由此而得到的3维半导体装置中，由于通过集成化谋求高密度化，并且可以在上下的半导体层间直接3维地形成接触孔，直接连接布线，因此与以往相比可以使布线距离变得更短。其结果，大幅度地缩短布线延迟时间，因此不依赖于微细化而可以谋求半导体装置的高性能化。另外，例如通过将这些应用于电光学装置等中，也可以实现显示的高精细化等。

此外，本发明并不局限于上述实施方式，在不脱离本发明的要旨的前提下可以进行各种变更。例如，在上述实施方式中，虽然将由石英构成的基板作为本发明中的基体，但是对于基板，例如也可以使用SOI基板或硅基板。在使用这样的SOI基板或硅基板的情况下，特别是对于最下层的半导体元件(晶体管)，由于没有构成其他元件的要素，因此代替由上述那样的所谓的低温多晶硅膜制作的方法，可以采用由高温多晶硅膜制作的方法。并且，在由此而形成的最下层的半导体元件(晶体管)上，由上述的方法形成晶体管16。由此，对于最下层的半导体元件(晶体管)采用了由高温多晶硅膜制作的方法的情况下，特别是具备了由上述的SOI基板或硅基板构成的基板、和形成在这些基板上的最下层的半导体元件(晶体管)的基板作为本发明中的基体。

Claims

1、一种半导体装置的制造方法，其中具备：

第1工序，对形成在基体上的结晶性半导体膜之中除了与所述基体相接的第1部分以外的至少第2部分及第3部分注入杂质；和

第2工序，在所述第2部分及所述第3部分分别形成源极及漏极；

所述第1工序还包括将构成所述结晶性半导体膜的材料沉积在所述基体上的第1副工序；

所述第2工序还包括至少对所述第2部分及所述第3部分进行加热的第2副工序。

2、一种半导体装置的制造方法，其中具备：

第1工序，对形成在基体上的结晶性半导体膜之中除了第1部分以外的至少第2部分及第3部分注入杂质；和

在所述第2工序中，通过至少对所述第2部分及所述第3部分实施加热处理，使所述第2部分及所述第3部分的结晶性比进行所述加热处理前的所述第2部分及所述第3部分的结晶性提高。

3、一种半导体装置的制造方法，其中具备：

第1工序，对形成在基体上的结晶性半导体膜之中除了第1部分以外的至少第2部分及第3部分注入杂质；

在所述第2工序中，通过至少对所述第2部分及所述第3部分实施加热处理，诱发以所述第1部分的至少一部分作为籽晶的所述第2部分及所述第3部分的固相外延过程。

4、根据权利要求1～3的任意一项中所述的半导体装置的制造方法，其特征在于，

在所述第2工序中，在350℃～550℃的加热温度下进行对至少所述第2部分及所述第3部分施加的加热处理。

5、根据权利要求1～4的任意一项中所述的半导体装置的制造方法，其特征在于，

具备在所述结晶性半导体层上经由栅绝缘膜形成由金属构成的栅电极的工序。

6、根据权利要求1～5的任意一项中所述的半导体装置的制造方法，其特征在于，

具备在所述源极/漏极上形成金属层，接着通过进行加热处理，使所述源极/漏极的表层部硅化物化的工序。

7、根据权利要求4所述的半导体装置的制造方法，其特征在于，

在350℃～550℃的温度下进行所述硅化物化工序中的加热处理。

8、根据权利要求6或7所述的半导体装置的制造方法，其特征在于，

对所述源极/漏极的表层部进行一硅化镍处理。

9、根据权利要求1～8的任意一项中所述的半导体装置的制造方法，其特征在于，

作为所述基体，通过使用在基板上形成晶体管的基板，在所述基板上3维层叠晶体管。

10、一种半导体装置，在基体上形成晶体管而形成，其中，

在基体上设有由沉积法形成的结晶性半导体层；

在所述结晶性半导体上设有源极/漏极，该源极/漏极是通过以所述基体侧的一部分作为籽晶层的固相外延法使杂质活性化而形成的。