CN1838382A - 制造半导体器件的方法 - Google Patents

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Abstract

使用Si(OR1)(OR2)(OR3)(OR4)，在不高于300℃的温度下，通过化学汽相淀积工艺形成三层抗蚀膜(225)中的中间膜(222)，其中R1、R2、R3和R4的每一个独立地表示含碳基团或氢原子，不包括R1到R4全部为氢原子的情形。

Description

制造半导体器件的方法
本申请基于日本专利申请No.2005-089794和No.2004-090575，这里引入其内容作为参考。
技术领域
本发明涉及一种制造半导体器件的方法，通过该方法使用三层抗蚀工艺来形成互连沟槽和通孔。
背景技术
随着半导体器件微型化的进展，在使用光致抗蚀剂的蚀刻工艺中对微加工的需求增加。三层抗蚀工艺作为使微加工不易受衬底上台阶差(step difference)影响的工艺是公知的。在该三层抗蚀工艺中，首先，在被微加工的衬底上覆盖厚的下层抗蚀剂膜。接着，在下层抗蚀剂膜上覆盖SOG(旋涂玻璃)，从而形成中间膜。进一步，在其上覆盖上层抗蚀剂膜，该上层抗蚀剂膜经过曝光和显影，因此获得用于该工艺的掩模(日本未决专利公开No.H5-341533)。
当发生任何不对准时，通常通过O2灰化或者通过使用有机溶剂仅剥离或去除上层抗蚀剂膜以再次形成上层抗蚀剂膜，随后进行曝光和显影。然而，使用有机溶剂去除上层抗蚀剂膜还会导致剥离构成中间膜的SOG。为了仅使上层抗蚀剂膜更容易去除，日本未决专利公开No.H5-341533还公开了一种使用低浓度分辨率抗蚀剂的技术。
为了在下层抗蚀剂膜的蚀刻期间改善临界(critical)尺寸损耗并改善图案的几何结构，日本未决专利公开No.H7-183194公开了一种使用SiO2膜作为三层抗蚀的中间膜的技术，该SiO2膜通过低温、高密度等离子体CVD工艺形成。
已知通过O2灰化对上层抗蚀剂膜的现有剥离或去除以在灰化期间促进SOG中的C和O的结合，并容易破坏Si-CH3键。Si-CH3键被破坏的部分产生了Si的悬挂键，并且这不期望地增加了SOG层的吸湿性。下面的SOG的这种湿气吸收改变了其膜特性，因此这改变了用于上层抗蚀剂膜的曝光条件，导致构图失效。鉴于此，认为在使用SOG的三层抗蚀工艺中仅剥离并去除上层抗蚀剂膜并重建它是困难的，并且批量生产率低下。
如日本未决专利公开No.H7-183194中所述的，已经发现通过使用SiH4气和N2O气形成的SiO2膜在灰化抵抗力方面是不能令人满意的，如在后面的例子中所述的。
发明内容
在考虑上述情形后构思了本发明。
根据本发明，提供了一种制造半导体器件的方法，包括：在半导体衬底上形成的将要被蚀刻的膜上形成绝缘膜；在不高于300℃的温度、使用下面的通式(1)表示的化合物，通过化学汽相淀积工艺在绝缘膜上形成中间膜；在中间膜上形成抗蚀剂膜；以及蚀刻被绝缘膜、中间膜和抗蚀剂膜掩模的将要被蚀刻的膜：
[化学式1]
Figure A20051008232000061
每一个R1、R2、R3和R4在这里独立表示含碳基团或氢原子。注意不包括其中R1到R4全部为氢原子的情形。每一个R1、R2、R3和R4可独立地表示具有1到6个碳原子的烷基(alkyl group)或氢原子。
这使得可能形成由SiO2构成的中间膜。使用这种材料形成中间膜在增强中间膜的灰化抵抗力方面是成功的。甚至当在对其构图后发现抗蚀剂膜不对准，从而不得不通过灰化来去除抗蚀剂膜时，也能够防止中间膜变差。
尽管不具体限定，但是通常把通过化学汽相淀积工艺的中间膜的生长温度下限调整到100℃或以上。这使得能够从一开始就去除附着在衬底上的湿气或有机物质，因此改善了与下层的附着性。
在本发明的制造半导体器件方法中，在形成中间膜的工艺步骤中使用的Si(OR1)(OR2)(OR3)(OR4)中，每一个R1、R2、R3和R4可独立地表示含碳基团。在本发明的制造半导体器件方法中，在形成中间膜的工艺步骤中可以使用TEOS(原硅酸四乙酯)。
使用这种材料形成中间膜使得能够改善中间膜的灰化抵抗力。这也成功地降低了中间膜的吸湿性。
在本发明的制造半导体器件方法中，在形成中间膜的工艺步骤中，允许另外使用具有氧化特性的气体。
在此应用的具有氧化特性的气体包括O2气体、O3气体等等。作为具有氧化特性的气体，优选使用不含氮的气体。甚至当使用化学放大抗蚀剂在中间膜上形成抗蚀剂膜时，也能成功地防止发生氮诱发(nitrogen-induced)的抗蚀剂中毒(poisoning)。
在本发明的制造半导体器件方法中，抗蚀剂膜可以由化学放大抗蚀剂组成。这使得可能实现抗蚀剂膜的微加工。因为如上所述使用不含氮源的气体来形成中间膜，所以甚至当化学放大抗蚀剂用于形成抗蚀剂膜时，它也能避免氮源诱发的抗蚀剂中毒，因此提高分辨率。也允许使用化学放大抗蚀剂同样构成绝缘膜而没有具体限制。
在本发明的制造半导体器件方法还可包括：在形成中间膜之前，在绝缘膜上形成第一抗反射膜；并且其中在形成中间膜时，在第一抗反射膜上形成中间膜。
甚至当灰化后重建抗蚀剂膜时，在如上述的中间膜下初步形成抗反射膜使得该中间膜起到抗蚀膜的作用，这使得不再需要重建该抗反射膜。通常通过使用SiON能构成第一抗反射膜。
在本发明的制造半导体器件方法还可包括：在形成抗蚀剂膜之前，在中间膜上形成第二抗反射膜；并且其中在形成抗蚀剂膜时，在第二抗反射膜上形成抗蚀剂膜。
如上所述通过在中间膜和抗蚀剂膜之间形成希望的第二抗反射膜，使得能够改善抗蚀剂膜的湿润特性。通常通过使用加有抗反射成分的酚醛清漆树脂能构成第二抗反射膜。
根据本发明，当使用三层抗蚀工艺形成半导体器件的互连沟槽和通孔时，能够增加中间膜的抗蚀刻能力。
附图说明
从参考附图的如下描述中，本发明的上述和其它目的、优点和特征将更加明显，其中：
图1A到1C是逐步的剖面图，表示根据本发明实施例的制造半导体器件的工序；
图2D到2G是逐步的剖面图，表示根据本发明实施例的制造半导体器件的工序；
图3H到3J是逐步的剖面图，表示根据本发明实施例的制造半导体器件的工序；
图4K到4L是逐步的剖面图，表示根据本发明实施例的制造半导体器件的工序；
图5是结构图，表示根据本发明实施例的半导体器件的结构；
图6是结构图，表示根据本发明实施例的半导体器件的结构；
图7A到7C是表示FT-IR光谱变化的图；
图8是表示膜厚变化的图；
图9是表示折射率变化的图；以及
图10A和10B是FT-IR图。
具体实施方式
现在将参考示例性实施例在此描述本发明。本领域技术人员将知道：使用本发明的讲述能完成许多可替换的实施例，并且本发明不限于以说明为目的而阐述的实施例。
(第一实施例)
图1A到4L是表示根据本发明的实施例制造半导体器件200的工序的逐步的剖面图。
该实施例将描述一种示范性情形，其中本发明应用于形成基于双镶嵌(dual-damascene)工艺的多层布线结构。在此将对通过所谓的通孔优先工艺(via-first process)形成互连/布线和通孔的方法进行描述。
将描述直到图1A中示出的多层布线结构的形成的工序。首先，顺序地堆叠形成在半导体衬底(未示出)上的底层绝缘膜201、蚀刻停止膜202、第一层间介电膜203和第一保护膜204。该蚀刻停止膜202通常由SiC膜或SiCN膜组成。
能使用低介电常量材料构成第一层间介电膜203，诸如例如HSQ(含氢倍半硅氧烷)(hydrogen silsesquioxane)、MSQ(甲基倍半硅氧烷)(methyl silsesquioxane)和MHSQ(甲基化的含氢倍半硅氧烷)(methylated hydrogen silsesquioxane)的聚含氢硅氧烷(polyhydrogensiloxanes)；例如聚芳醚(polyaryl ether)(PAE)、二乙烯基硅氧烷-双-苯并环丁烯(divinylsiloxane-bis-benzocyclobutene)(BCB)和Silk(注册商标)的含芳香基团(aromatic-group-containing)的有机材料；以及SOG、FOX(易流动氧化物(flowable oxide))、Cytop(注册商标)、BCB(苯并环丁烯)以及SiOC等等。这些中，尤其优选使用具有SiO结构的材料，诸如聚含氢硅氧烷和SiOC。还允许使用这些材料的多孔膜用于第一层间介电膜203。具有介电常数为2.7或更低的多孔SiOC膜或多孔聚硅氧烷膜用作第一层间介电膜203。第一保护膜204通常由SiO2膜组成。本实施例中的将被蚀刻的膜可以为任何绝缘膜，诸如层间介电膜、保护膜、蚀刻停止膜以及层间介电膜。
然后，在第一层间介电膜203和第一保护膜204中形成互连沟槽，并且用阻挡膜208和互连金属膜209填充互连沟槽。阻挡膜208通过溅射形成在互连沟槽中。例如，通过Ta、TaN、Ti、TiN或这些材料的任何堆叠结构构成阻挡膜208。通常通过电镀在阻挡膜208上形成互连金属膜209。通常使用铜膜构成互连金属膜209。
此后，通过CMP(化学机械抛光)去掉在该互连沟槽外部形成的阻挡膜208和互连金属膜209的部分，因此形成下部互连255。
接着，在下部互连255上，顺序地堆叠蚀刻停止膜211、层间介电膜212、蚀刻停止膜213、第二层间介电膜216和第二保护膜217。在上述工艺中形成层间介电膜212之后，为了减少在下部互连255的形成中的CMP工艺期间产生的任何不规则，优选通过CMP来平整层间介电膜212的表面。甚至当形成多层布线结构时，也能保持各层的平整性，并能更稳定地制造半导体器件。可以使用与蚀刻停止膜202所使用的材料相同材料来形成蚀刻停止膜211和蚀刻停止膜213。可使用与第一层间介电膜203所使用的材料相同材料来形成层间介电膜212和第二层间介电膜216。可使用与第一保护膜204所使用的材料相同材料来形成第二保护膜217。
接着，在第二保护膜217上形成第一抗蚀剂膜220。因此形成了具有图1A中所示结构的多布线结构。
可使用与三层抗蚀工艺中通常采用的下层抗蚀剂膜相同的材料来构成第一抗蚀剂膜220(大约300到500nm厚)，其通常是酚醛清漆基(Novolac-base)正光致抗蚀剂。也可使用聚酰亚胺树脂或热固化酚树脂形成第一抗蚀剂膜220。
接着，在第一抗蚀剂膜220上形成中间膜222(大约50-100nm厚)(图1B)。在该实施例中，通常通过使用TEOS作为膜形成气体，在大约3托(Torr)的低压(reduced pressure)下、300℃或以下更优选200℃或以下的条件下，通过CVD工艺形成中间膜222。在100℃或以上的温度可形成该中间膜222。还可以通过双频等离子体(two-frequency plasma)CVD工艺形成中间膜222。采用该工艺成功地抑制或控制了中间膜222的膜应力。在该工艺中一个频率可以设为1MHz或以下。甚至当在相对低的温度如300℃或以下、更优选200℃或以下形成中间膜222时，采用该条件能成功地使中间膜222具有压缩应力。设计成具有压缩应力的中间膜222可以降低其自身的吸湿性。通常能通过使用13.56MHz的较高频率分量和大约500kHz的较低频率分量的双频等离子体CVD工艺来形成中间膜222。在此可采用的膜形成气体可以为TEOS，以及诸如O2的任何另外的具有氧化性质的气体。
此后，在中间膜222上形成第二抗蚀剂膜224(大约150到300nm厚)(图1C)。能够使用与通常用于三层抗蚀工艺中的上层抗蚀剂的材料相似的材料来构成第二抗蚀剂膜224，且通常为正化学放大抗蚀剂。这样形成了三层抗蚀膜225。
接着，在如此形成的三层抗蚀膜225的掩模下，在层间介电膜212、第二层间介电膜216以及第二保护膜217中形成通孔。通孔的直径在此约为0.1μm。首先，构图第二抗蚀剂膜224以具有预定的几何形状，因此形成开口(图2D)。如果发生任何的不对准，则能够通过O2灰化(大约在250℃)去除第二抗蚀剂膜224。因为在该实施例中的中间膜222由具有大灰化抵抗力的材料构成，所以灰化对中间膜222仅有很小的影响。在去除第二抗蚀剂膜224后，在中间膜222上再形成第二抗蚀剂膜224使得能够重新开始构图第二抗蚀剂膜224。
然后，对由第二抗蚀剂膜224掩模的中间膜222构图以具有预定的几何形状，因此形成开口(图2E)。接着，对第二抗蚀剂膜224和中间膜222掩模的第一抗蚀剂膜220构图以具有预定的几何形状，因此形成开口(图2F)。
接着，在这样形成图案的三层抗蚀膜225的掩模下，使用公知的光刻技术和蚀刻技术在层间介电膜212、蚀刻停止膜213、第二层间介电膜216以及第二保护膜217中形成通孔226(图2G)。蚀刻停止膜211具有阻止用于形成通孔226的蚀刻的作用。尽管在该图中仍然示出了第二抗蚀剂膜224和中间膜222，但是也允许使用在形成中间膜222中的开口的工艺中可去除的材料来构成第二抗蚀剂膜224，还允许使用在形成第一抗蚀剂膜220的开口的工艺中可去除的材料来构成中间膜222。这有利于在后来的工艺步骤中去除三层抗蚀膜225。
此后去除该三层抗蚀膜225，类似于三层抗蚀膜225的情形，形成包括第三抗蚀剂膜230、中间膜232和第四抗蚀剂膜234的三层抗蚀膜235(图3H)。
接着，使用三层抗蚀膜235，在第二层间介电膜216和第二保护膜217中形成互连沟槽。首先，构图第四抗蚀剂膜234以具有预定的几何形状。接着，构图由第四抗蚀剂膜234掩模的中间膜232以具有预定的几何形状，因此形成开口。接着，构图由第四抗蚀剂膜234和中间膜232掩模的第三抗蚀剂膜230以具有预定的几何形状，因此形成开口(图3I)。
顺便提及，当使用化学放大抗蚀剂时，根据上述第一通孔工艺形成互连和通孔遇到的问题在于可能发生抗蚀剂的分辨率失效(抗蚀剂中毒)。当使用低k膜作为层间介电膜时，更可能发生这种问题。化学放大抗蚀剂包括在光照射下产生酸的光酸发生剂以及通过产生的酸催化的化合物，并且能通过基于酸催化反应改变其碱溶解度形成抗蚀剂图案。至于该化学放大抗蚀剂，认为可能由于如下机理使得抗蚀剂膜的下层中的诸如胺的任何基础杂质的存在导致分辨率失效，该机理是用光照射该化学放大抗蚀剂产生的酸催化剂不希望地被诸如胺的基础杂质中和，从而化学放大抗蚀剂中的化合物不能改变其碱溶解度，因此抗蚀剂膜不能溶解成碱溶液。因此优选在化学放大抗蚀剂下提供无氮源层。在该实施例中，形成分别位于第二抗蚀剂膜224和第四抗蚀剂膜234下面的中间膜222和中间膜232而不使用诸如N2O的含氮气体，并且这产生了提高第二抗蚀剂膜224和第四抗蚀剂膜234的分辨率的效果。
接着，通过使用如上所述的构图成具有预定的几何形状的三层抗蚀膜235作为掩模，以及通过使用公知的光刻技术和蚀刻技术，在第二层间介电膜216和第二保护膜217中形成互连沟槽236(图3J)。该工艺导致在下部互连255上形成互相连通的通孔226和互连沟槽236。在该工艺中还去除第四抗蚀剂膜234和中间膜232。
此后，使用释放溶液完全去除用于形成互连沟槽236的三层抗蚀膜235，并且蚀刻掉在通孔226的底部露出的蚀刻停止膜211(图4K)。接着，在通孔226和互连沟槽236中通过溅射形成阻挡膜240。接着，通常通过电镀工艺在阻挡膜240上形成互连金属膜242，从而填充通孔226和互连沟槽236。接着，通过CMP去除在互连沟槽236外部形成的阻挡膜240和互连金属膜242的部分。这样，完成了半导体器件200。
通过双镶嵌工艺，重复形成互连、在其上形成与该互连电连接的通孔、并进一步形成互连的工艺步骤，能制造具有期望层数的多层布线结构的半导体器件。
如上所述，因为通过使用TEOS作为气体源的CVD工艺形成三层抗蚀膜225中的中间膜222以及三层抗蚀膜235中的中间膜232，所以该实施例的制造半导体器件200的方法成功地增加了中间膜的灰化抵抗力。当通过灰化分别去除中间膜222上的第二抗蚀剂膜224或中间膜232上的第四抗蚀剂膜234时，能够减少可能施加在中间膜222或中间膜232上的灰化的不利影响。
这样形成的中间膜222具有低吸湿性，并且当中间膜222或中间膜232保持成型并允许保持一段时间时，这产生了增加稳定性的又一优点。
甚至当化学放大抗蚀剂膜分别用于上层第二抗蚀剂膜224或第四膜234时，不含氮源的中间膜222或中间膜232还能抑制抗蚀剂中毒并可能改善分辨率。
例如，抗蚀剂中毒问题通常在如下情形下出现，其中使用多孔SiOC膜(通常具有2.7或以下的介电常数)来构成将要被蚀刻的膜，该膜包括第一层间介电膜203、层间介电膜212、第二层间介电膜216等等。推测这是因为在等离子体处理期间渗入多孔SIOC膜中的胺基释放溶液(releasing solution)或污染该膜的氮源能影响该抗蚀剂膜。然而，确认了甚至当使用多孔SiOC膜构成第一层间介电膜203、层间介电膜212、第二层间介电膜216等等时，本发明的制造半导体器件的方法成功地抑制了抗蚀剂中毒。推测这是因为中间膜222不含任何氮源，且因为甚至当它包含氮源时，也能阻止上部化学放大抗蚀剂受到下部的将要被蚀刻的膜的影响。
(第二实施例)
图5和图6是分别表示根据本发明实施例的半导体器件200的结构图。在此未示出三层抗蚀膜235下面的简称为将要被蚀刻的目标229的下层的详细结构。
如图5中所示，三层抗蚀膜235还可构成为在第三抗蚀剂膜230和中间膜232之间具有抗反射膜244。在此通常使用SiON或SiOC构成抗反射膜244。对于其中使用SiON构成抗反射膜244的示例性情况，在平行板型等离子体CVD装置中使用SiH4和N2O气体在200℃或以下来形成SiON。优选在形成中间膜232的相同装置中形成抗反射膜244。抗反射膜244的Si组分的加浓能增加光的衰减系数。这使得该膜可透射的光少。此外该三层抗蚀膜225能类似地构成。
如图6中所示，三层抗蚀膜235还可以构成为具有位于中间膜232和第四抗蚀剂膜234之间的抗反射膜246。在此通常使用加有抗反射成分的酚醛清漆树脂来构成抗反射膜246。这能够改善第四抗蚀剂膜234和下面层之间的湿润性。此外该三层抗蚀膜225能类似地构成。
三层抗蚀膜235和/或三层抗蚀膜225可以包括抗反射膜244和抗反射膜246。
如上所述，在三层抗蚀膜235和三层抗蚀膜225中的提供抗反射膜有助于良好地控制的抗蚀构图。
(实例1)
对灰化之前和之后的TEOS-SiO2膜、SiH4-SiO2膜以及SOG膜中的结构变化进行研究。预备如下各膜。
i)TEOS-SiO2膜
使用TEOS和O2的混合气体(流速比1∶10)作为膜形成气体，并且通过双频等离子体CVD工艺在200℃大约3托的低压下形成该膜。对于高频(13.56MHz)将输出功率调整为大约100W，对于低频(大约500kHz)大约在200W。
ii)SiH4-SiO2膜
使用SiH4和NO2的混合气体(流速比1∶20)在200℃大约3托的低压下通过CVD工艺形成该膜。
iii)SOG膜
通过涂布机滴下SOG的化学液体，并在加热板上在大约200℃下烧结，由此形成该膜。
三种如此制备的膜在大约250℃下经过O2灰化，并且研究灰化之前和之后的FI-IR光谱中它们的变化、膜厚的变化比、以及折射率的变化率。
图7A到7C是表示在FT-IR光谱中变化的图。从图7a中明显看出，TEOS-SiO2在灰化前(INIT)和灰化后(ASH)表现为几乎没有变化。从图7B中明显看出，灰化后的SiH4-SiO2膜与灰化前(INIT)相比表现为Si-OH键增加。从图7C中明显看出，SOG膜的灰化导致CH3基团的消失和H-OH的增加。
图8是表示膜厚变化的图。现在以灰化前的膜厚为参考，甚至在重复灰化3次后，TEOS-SiO2仍膜表现出几乎没有膜厚变化。相反，在仅仅单次灰化后，SOG膜就表现出厚度的显著收缩。至于SiH4-SiO2膜，尽管其程度不如SOG膜表现的显著，但是与TEOS-SiO2膜相比也表现出膜厚变化。这可归于该膜的脆性。
图9是表示折射率变化的图。在此以灰化前的折射率为参考，甚至在重复灰化3次后，TEOS-SiO2膜仍表现出几乎没有折射率变化。相反，在仅仅单次灰化后，SiH4-SiO2膜就表现出折射率的显著变化。至于SOG膜，尽管其程度不如SiH4-SiO2膜表现的显著，但是与TEOS-SiO2膜相比也表现出折射率变化。这可归于由于Si-CH3键的破坏使膜质量改变。
如上所述，证明了TEOS-SiO2膜在灰化之前和之后表现出几乎没有结构变化，并且表现出对灰化的高抵抗力。
(实例2)
与实例1中的描述相似地形成的TEOS-SiO2膜和SiH4-SiO2膜在洁净室的气氛中(23℃)保存一个月，然后经过FT-IR测量。图10A示出了TEOS-SiO2膜的FT-IR图，图10B示出了SiH4-SiO2膜的FT-IR图。
从图10B可明显看出，与刚淀积(as-deposited)的膜相比，在SiH4-SiO2膜中出现表示湿气吸收的H-OH键。相反，甚至在一个月后，TEOS-SiO2膜没有表现出H-OH键的波峰，表示没有湿气吸收。推测这是因为用于TEOS-SiO2膜的气体源TEOS使Si与四个O原子，从而得到的低温CVD膜也具有Si-O键的大比率含量，保证了稳定的结构。该膜的低温形成可以使得Si-H键存在，但是仅有小比率含量，因此使得该膜保持稳定。相反，由于Si-H键的大含量而使SiH4-SiO2膜不稳定。
(实例3)
与实例1中的描述相似地形成TEOS-SiO2膜，并且在室温下进行膜应力的测量。发现压缩应力为大约50Mpa。
在该实施例中，通过双频等离子体CVD工艺形成TEOS-SiO2膜，其中鉴于离子轰击效应的优点，推测设置为1MHz或以下的低频分量有利于良好地控制膜应力。这使得在减小吸湿性方面也是成功的。
已基于这些实施例和实例描述了本发明。本领域普通技术人员应该理解上述实施例和实例仅仅是以示例性为目的并且能以各种方式修改，并且任何修改都将包括在本发明的范围之内。
例如，通过称作双镶嵌工艺的通孔优先工艺来形成上述实施例中的互连和通孔，但是本发明同样可适用于包括称作沟槽优先(trench-first)工艺、中间优先(middle-first)工艺、以及甚至单镶嵌工艺的各种工艺。
很明显，本发明不限于上述实施例，在不脱离本发明的范围和精神的情况下可以对其进行修改和变化。

Claims (18)

1.一种制造半导体器件的方法，包括：
在半导体衬底上形成的将要被蚀刻的膜上形成绝缘膜；
使用下面的通式(1)所表示的化合物，在不高于300℃的温度下，通过化学汽相淀积工艺在所述绝缘膜上形成中间膜；
在所述中间膜上形成抗蚀剂膜；以及
蚀刻由所述绝缘膜、所述中间膜和所述抗蚀剂膜所掩模的所述将要被蚀刻的膜：
[化学式1]
其中R1、R2、R3和R4的每一个独立地表示含碳基团或氢原子，不包括R1到R4全部为氢原子的情形。
2.根据权利要求1的制造半导体器件的方法，其中在所述形成所述中间膜中的所述化合物中，R1、R2、R3和R4的每一个独立地表示含碳基团。
3.根据权利要求1的制造半导体器件的方法，其中所述含碳基团是具有1到6个碳原子的烷基。
4.根据权利要求1的制造半导体器件的方法，其中TEOS(原硅酸四乙酯)用在形成所述中间膜中。
5.根据权利要求1的制造半导体器件的方法，其中在形成所述中间膜中还使用具有氧化性质的气体。
6.根据权利要求1的制造半导体器件的方法，其中所述抗蚀剂膜由化学放大抗蚀剂组成。
7.根据权利要求1的制造半导体器件的方法，进一步包括：在形成所述中间膜之前，在所述的绝缘膜上形成第一抗反射膜；并且其中在所述形成所述中间膜中，在所述第一抗反射膜上形成所述中间膜。
8.根据权利要求1的制造半导体器件的方法，进一步包括：在形成所述抗蚀剂膜之前，在所述中间膜上形成第二抗反射膜，并且其中在所述形成所述抗蚀剂膜中，在所述第二抗反射膜上形成所述抗蚀剂膜。
9.根据权利要求1的制造半导体器件的方法，其中所述中间膜形成为具有压缩应力。
10.根据权利要求1的制造半导体器件的方法，其中在所述形成所述中间膜中，通过双频等离子体CVD工艺来形成所述中间膜，该工艺使用的一个频率是1MHz或以下。
11.根据权利要求1的制造半导体器件的方法，其中所述将要被蚀刻的膜包括具有2.7或以下的介电常数的多孔膜。
12.根据权利要求2的制造半导体器件的方法，其中所述的含碳基团是具有1到6个碳原子的烷基。
13.根据权利要求2的制造半导体器件的方法，其中在形成所述中间膜中还使用具有氧化性质的气体。
14.根据权利要求3的制造半导体器件的方法，其中在形成所述中间膜中还使用具有氧化性质的气体。
15.根据权利要求4的制造半导体器件的方法，其中在形成所述中间膜中还使用具有氧化性质的气体。
16.根据权利要求4的制造半导体器件的方法，其中所述抗蚀剂膜由化学放大抗蚀剂组成。
17.根据权利要求7的制造半导体器件的方法，进一步包括：在形成所述抗蚀剂膜之前，在所述的中间膜上形成第二抗反射膜；并且其中在所述形成所述抗蚀剂膜中，在所述第二抗反射膜上形成所述抗蚀剂膜。
18.根据权利要求4的制造半导体器件的方法，其中在所述形成所述中间膜中，通过双频等离子体CVD工艺来形成所述中间膜，该工艺使用的一个频率是1MHz或以下。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US7582555B1 (en) 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US20070085208A1 (en) * 2005-10-13 2007-04-19 Feng-Yu Hsu Interconnect structure
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
US7884019B2 (en) * 2007-06-07 2011-02-08 Texas Instruments Incorporated Poison-free and low ULK damage integration scheme for damascene interconnects
US8557712B1 (en) 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
US8278224B1 (en) 2009-09-24 2012-10-02 Novellus Systems, Inc. Flowable oxide deposition using rapid delivery of process gases
WO2011072143A2 (en) * 2009-12-09 2011-06-16 Novellus Systems, Inc. Novel gap fill integration
US8685867B1 (en) 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
JP2016178223A (ja) * 2015-03-20 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
KR20210143943A (ko) 2019-04-19 2021-11-29 램 리써치 코포레이션 원자층 증착 동안 급속 플러시 퍼징

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5342481A (en) * 1991-02-15 1994-08-30 Sony Corporation Dry etching method
JPH05341533A (ja) 1992-06-09 1993-12-24 Sony Corp 三層レジスト法
JPH07183194A (ja) 1993-12-24 1995-07-21 Sony Corp 多層レジストパターン形成方法
US5438023A (en) * 1994-03-11 1995-08-01 Ramtron International Corporation Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6530380B1 (en) * 1999-11-19 2003-03-11 Chartered Semiconductor Manufacturing Ltd. Method for selective oxide etching in pre-metal deposition
US6717195B2 (en) * 2001-06-29 2004-04-06 Rohm Co., Ltd. Ferroelectric memory
US6635498B2 (en) * 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
US7473377B2 (en) * 2002-06-27 2009-01-06 Tokyo Electron Limited Plasma processing method
US6756321B2 (en) * 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
US7276441B1 (en) * 2003-04-15 2007-10-02 Lsi Logic Corporation Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
US7030031B2 (en) 2003-06-24 2006-04-18 International Business Machines Corporation Method for forming damascene structure utilizing planarizing material coupled with diffusion barrier material

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US20060216946A1 (en) 2006-09-28
US8598044B2 (en) 2013-12-03
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