CN1829096B

CN1829096B - 用于锁相环的锁定检测器的方法和系统

Info

Publication number: CN1829096B
Application number: CN200610075343.XA
Authority: CN
Inventors: 阿朗·萨多
Original assignee: KY WIRE ELECTRIC CO Ltd
Current assignee: Apple Inc
Priority date: 2005-04-08
Filing date: 2006-04-10
Publication date: 2013-01-16
Anticipated expiration: 2026-04-10
Also published as: US7157978B2; CN1829096A; US20060226914A1

Abstract

锁定检测器从锁相环接收反馈信号和参考信号。锁定检测器包括第一发生器，用于接收参考和反馈信号，并利用参考信号取样反馈信号。第二发生器被耦合到第一发生器并当在参考信号的连续沿处反馈信号是不同极性时增加计数。耦合到第二发生器的输出线，用于当所述计数达到限定值时确保相位锁定。

Description

用于锁相环的锁定检测器的方法和系统

技术领域

本发明一般涉及一种锁相环，具体地说，本发明涉及一种用于锁相环的锁定检测器。

背景技术

特别是集成电路(IC)的现代电子电路，经常包含用于向该IC提供频率时钟的锁相环(PLL)。PLL是闭环频率控制系统，其以两个信号(即参考信号和反馈信号)之间的相位差的相位灵敏检测为基础进行工作。在激活时，需要一定的时间才能够使PLL被调整到一锁定的稳定频率。该调整时间是变化的，但PLL可以在其输出被使用之前达到稳定是非常重要的。

一种具有稳定PLL输出的解决办案是模拟PLL并找到在各种状况下使其达到稳定或锁定的点。通过采取最坏的情形并加上一定的安全容限，可以建立一个预设的等待周期，可以假设在该周期之后，PLL输出是稳定并且可用的。这种解决办法存在的问题是在其输出被使用之前，所述PLL可能在某些时间周期中处于锁定模式，从而延迟执行所述IC的功能。

另一种采用模拟电路的解决办法是使用相位频率检测器来确定PLL的锁定时间。但是，将模拟电路与数字电路相互结合起来是复杂的。

第三种解决办法是用参考信号给一个计数器作时钟和用反馈信号给另一计数器作时钟，并且使用一控制单元在一限定的时间间隔内使能所述的两计数器。在所述时间间隔的末端，控制单元比较这两个计数器的输出，并且当其相等时确保(assert)一相位锁定指示符。这种解决办法存在的一个问题是它需要一系列的构件并且相当复杂。

因此，需要一种用于锁定检测器的方法和系统，该锁定检测器能够被添加到现存简单实施的PLL系统中。本发明就是要解决这种需要。

发明内容

本发明提供一种锁定检测器，该锁定检测器接收来自锁相环的反馈信号和参考信号。该锁定检测器包括第一发生器，用于接收参考和反馈信号，并利用参考信号对反馈信号进行取样。第二发生器被耦合到第一发生器，用于当反馈信号在参考信号的连续上升和下降沿处是不同极性时增加计数。用于当计数达到限定值时确保相位锁定的输出线被耦合到第二发生器。第一发生器是增量发生器，还包括：第一寄存器，用于接收反馈信号和以参考信号为时钟，并在参考信号的上升沿处输出反馈信号的极性；第二寄存器，用于接收反馈信号和以参考信号为时钟，并在参考信号的下降沿处输出反馈信号的极性。增量发生器还包括下列电路的一个或多个：耦合到第一和第二寄存器并被配置为提供50％的占空比参考信号的参考频率分频电路；耦合到第一和第二寄存器并被配置为提供50％的占空比的反馈信号的反馈频率分频电路。所述限定值可以通过模拟使PLL达到稳定所用的时间量来确定。该模拟可以给出一个范围，例如，预定量可以是低端或平均值。

附图说明

图1的框图示出了具有锁相环(PLL)和PLL锁定检测器的系统的一个实施例；

图2的框图示出了PLL锁定检测器的一个实施例；

图3的框图示出了PLL锁定检测器的组件的一个实施例；

图4的框图示出了PLL锁定检测器的组件的一个实施例；

图5的流程示出了一种在具有PLL的系统中检测相位锁定的方法；

图6的时序示出了本发明一个实施例的信令。

具体实施方式

本发明涉及一种锁相环(PLL)的锁定检测器的方法和系统。下面的描述使本领域的技术人员能够作出和使用本发明并在专利申请及其要求的上下文中予以提供。显而易见，对于本领域技术人员来讲，对这里所描述的最佳实施例、一般原理和特性可以很容易地做出各种修改。因此，本发明并不试图局限于所示的实施例，而是应当被认为是与这里所描述原理和特性相一致的最宽范围。

图1的框图示出了具有锁相环(PLL)105和PLL锁定检测器110的系统100的一个实施例。系统100可以是分立组件或者可以是单一芯片上的集成电路(IC)。系统100可以包括分频器(divider)125和135。

使能信号115确保在PLL 105和锁定检测器110处以激活系统100。参考信号120被提供给系统100，并也可由可选用的分频器125接收。分频器125可以将参考信号120除以整数N，从而产生到PLL 105和锁定检测器110的PLL参考信号(PLLRF)130。

PLL 105开始输出PLL输出信号(PLL_OUT)140，该输出信号140脱离系统100并输入给分频器135。分频器135将PLL输出信号140除以整数M，从而产生到PLL 105和锁定检测器110的PLL反馈信号(PLLFB)145。PLL输出信号140可以被表示为参考信号120乘以M/N。整数M和N通常是可调节的。如果整数N或M变化了，那么，分频器变化信号150可以被发送给锁定检测器110，以便在PLL 105锁定到新频率的同时复位(reset)相位锁定检测。当锁定检测器110检测到相位锁定时，即在输出线155上确保相位锁定信号。

分频器125和135可以输出信号，从而使PLL输出信号140为高的时间周期与PLL输出140为低的时间量相同。其又被称为50％的占空比(dutycycle)。现在参看图6，波形604是占空比为50％的信号的例子，而波形600和602不具有50％的占空比。

为了专注于本发明，下面的描述省略了对PLL操作的解释。PLL操作是一种公知技术。

图2的框图示出了根据图1所示的PLL锁定检测器110的一个实施例。锁定检测器110包括用于接收参考信号130和反馈信号145的增量发生器200。锁定发生器210接收分频器变化信号150、使能信号115、参考信号130和计数增加信号220。锁定发生器210在输出线155上传送输出信号。

增量发生器200用参考信号130取样反馈信号145，并确定该反馈信号145在参考信号130的连续上升和下降沿处是否为不同极性。如果反馈信号145在参考信号130的连续沿之间存在极性变化，那么，增量发生器200将确保计数增加信号220到锁定发生器210。

锁定发生器210接收计数增加信号220以增加或复位该计数值。锁定发生器210将该计数值与限定值进行比较，限定值为可调节或固定的。如果该计数值等于该限定值，那么，锁定发生器210在输出线155上确保相位锁定指示符。

图3的框图示出了图2的增量发生器200的一个实施例。增量发生器200可以包括可选用的分频器电路305-1和305-2(统一使用附图标记305)。假设在该实施例中存在分频器电路305-1，那么在分频器电路305-2接收反馈信号145的同时，分频器电路305-1也接收参考信号130。例如，在分频器电路305-2输出将反馈信号145除以2所得到的反馈信号308的同时分频器电路305-1输出将参考信号130除以2所得到的信号307(RFBY2)，从而导致反馈信号308。在信号彼此过于靠近的情况下(PLL电路中可能发生的一种情况)，延迟器320可以延迟反馈信号308，以便使参考信号307偏移离开反馈信号308，从而防止寄存器310和315中的亚稳定(未知)状态。每个寄存器310和315接收作为时钟的参考信号307和作为输入的反馈信号309。与门325和330接收来自寄存器310和315的输入，并将输出传送给或门335，其将计数增加信号220传送给锁定发生器210。

如果分频器125和135没有产生50％的占空比信号，那么可以采用选用的分频器电路305。分频器电路305是公知技术，其可以将信号频率分为一半并产生50％的占空比的信号。如果分频器125和135没有产生50％的占空比的信号，则可以采用分频器电路305，否则可以不采用它们。

寄存器310以参考信号307为时钟，接收被延迟的(如果需要)反馈信号309作为输入。寄存器310是一种沿触发寄存器，其捕捉在每个上升或下降沿处的输入(反馈信号309)值。在该实施例中，寄存器310是上升沿触发的寄存器。寄存器310的结构决定在捕捉时间处的沿是上升沿还是下降沿。同时，寄存器315以参考信号307为时钟，接收延迟的(如果需要)反馈信号309作为输入。与寄存器310相比，寄存器315的时钟是反转的。寄存器315是在每个上升沿或下降沿处捕捉输入(反馈信号309)值的沿触发寄存器。由于寄存器315的时钟根据寄存器310的时钟而被反转，所以，两个寄存器中的一个在参考信号307的上升沿上捕捉反馈信号309的值，而另一寄存器则在参考信号307的下降沿上捕捉反馈信号309的值。在该实施例中，寄存器315是下降沿触发寄存器。

与门325和330中的每一个都具有一个反转输入。具有一个反转输入的结果是只有当寄存器310和315中的一个输出为低信号而另一个输出为高信号时，与门325和330才传送高信号。当两个寄存器310和315都为低信号或都为高信号时，与门325和330只传送低信号。与门325和330的输出信号在或门335中组合。

因此，当寄存器310和315在参考信号307的上升和下降沿处捕捉不同极性的反馈信号309时，或门335传送作为高信号的计数增加信号220，否则，接收低输入信号的或门335只具有低输出信号。

图4的框图示出了图2的锁定发生器210的一个实施例。锁定检测器包括与门400，用于接收分频器变化信号150、使能信号115和计数增加信号220。计数器410接收来自与门400的输入和参考信号130。比较器420接收来自计数器410和寄存器430的输入，并向寄存器440传送信号。寄存器440在输出线155上传送相位锁定指示符。

当从所有的分频器变化信号150、使能信号115和计数增加信号220当中确保或接收高信号时，与门400产生高输出信号。在该例中，当值M和N没有变化时，分频器变化信号150为高信号，而当PLL 105被使能时，使能信号为高信号和当反馈信号309在参考信号307的连续沿处不同时，计数增加信号220为高信号，如图3所示。在接收所有高或确保信号时，与门400向计数器410传送高或确保信号。当计数器410接收高或确保信号时，它在参考信号130的每个沿上增加存储在计数器410中的计数。当计数器410接收低信号或不确保信号时，它将计数器复位为0。

寄存器430保持该限定值，该值可以是可一次编程、可再编程或是固定的值。比较器420将来自寄存器430的限定值与来自计数器410的计数进行比较。如果限定值和计数不相等，比较器420输出低值或不确保寄存器440。

在开始时，如果寄存器440从与门400接收不确保或低值，那么，寄存器440不确保相位锁定。如果系统利用使能信号115(例如，用于节电)禁能PLL和锁定检测器110，或者当分频器125和135的值M和/或N改变并且PLL必须被锁定到新的频率时，则与门400可以传送低输出信号。寄存器440持续不确保相位锁定，直到在寄存器440的使能输入端接收到高或确保值为止。所捕捉的值被保持为高，然后在输出线155上输出为确保相位锁定。

图5的流程示出了一种具有PLL的系统中的检测相位锁定的方法。以下将会结合图1、2、3和4讨论图5和6。图6的时序示出了本发明一实施例的信令。为了便于参考，图1包括从100开始的附图标记，图2包括从200开始的附图标记，图3包括从300开始的参考数字，和图4包括从400开始的参考数字。

在图5的框500中，锁定检测器110接收参考信号130。如果分频器125不存在，那么，参考信号120和130相同。波形600表示参考信号130。

在框505中，锁定检测器110从PLL105接收反馈信号145。波形602表示反馈信号145。

假设分频器305存在。波形604表示参考信号307，该参考信号307是具有参考信号130为输入的分频器305-1的输出信号。波形604具有50％的占空比，尽管波形600和604可以不具有相同的频率。同样的，波形606表示反馈信号309，该反馈信号309是对于具有反馈信号145为输入的分频器305-2的延迟输出信号。

在框510内，寄存器310和315利用参考信号307取样反馈信号309。利用时间608-1、608-2、608-3、608-4、608-5、608-6和608-7(统一称之为附图标记608)表示反馈信号309的取样。

在框515中，锁定检测器110使用与门325和330以及或门335的组合比较参考信号307连续沿处反馈信号309的极性。信号的“沿”是指通常用于时钟信号方波的下降沿或上升沿。例如，波形604的第一沿位于时间608-1处。时间608-1在低或0值处与波形606相交。波形604的下一个或连续沿位于时间608-2处。时间608-2在高或1值处与波形606相交。

在框520中，锁定检测器110确定当前沿处反馈信号309的极性与先前沿处相比是否不同。如果在时间608-2处表示当前循环时，则比较结果为“是”，那么，波形606在时间608-2相交处的极性(高)不同于波形606在时间608-1相交处的极性(低)。增量发生器200将这个信息从增量发生器200的或门335提供给锁定发生器210中的与门400。

由于在框520中的肯定判定，在框525中，锁定检测器110通过增加计数器410来增加计数。该计数可以由数据610表示。假设该计数从0开始，计数器410中的计数在时间608-2之后从0增加到1。利用波形609表示计数增加信号，该信号在时间608-2处从低变成高，并从与门400传送给计数器410。

在框530中，锁定检测器110利用锁定发生器210中的比较器420将该计数和限定值进行比较。所述限定值可以被存储在寄存器430中。所述限定值通常是期间反馈信号309跟踪参考信号307的连续周期的数量，在该数量之后可以假设PLL 105被锁定。可以通过模拟锁定PLL 105锁定所占用的时间量和取与达到那个时间量所需时钟周期量对应的数量或者经过重复模拟的低、平均或高值来确定所述限定值。所述限定值可以是任一整数。在这个例子中假设所述限定值是8。

在框535中，锁定检测器110确定所述计数是否等于限定值。在时间608-2之后，数据610很快变成不等于8的1，因此，表示比较信号的波形612变成低信号。波形612表示比较器420的输出。还可以假设由波形614表示的PLL锁定信号也是低信号。由于系统100首先被激活、然后复位、被禁能以及被再次激活、分频器125或135被复位等等，PLL锁定可以变为或开始低。

由于所述计数(1)不等于限定值(8)，锁定检测器110继续进行框515所述步骤。参考信号130的波形604的下一个沿是在时间608-3。在时间608-3处，反馈信号145的波形606为低，这可以得到一个结论，与在时间608-2处的波形606相比，该波形606的极性发生了变化。因此，在框525中，用于计数增加信号的波形609处于高状态且数据601中的计数值从1变到2。该计数不等于8，因此，比较信号的波形612处于低以及PLL锁定的波形614处于低。

返回到框515，用于参考信号130的波形604的下一个沿是在时间608-4处。在时间608-4，反馈信号145的波形606为低，由此可以得到一个结论，与时间608-3处的波形606相比，波形606的极性没有变化。

因此，在框540中，在时间608-4之后，锁定检测器110将计数增加信号的波形609传送到0并将数据610中的计数复位到0。在这个例子中，计数增加信号220变为低，从而使得与门400复位计数器410。在另一处理范例中，可以通过复位或者经过接收分频器变化信号150启动框540，其可以交替地指示复位。

在框545中，在预先确保相位锁定的情况下，锁定检测器110不确保相位锁定信号并且PLL锁定检测器110可以继续进行到框515。

系统100可以上述方式继续任一数量的周期。在某个时间点，例如在时间608-5之后，与计数器410中的计数值相关的数据610变为7。参考信号307的波形604的下一个沿是在时间608-6处。在时间608-6，反馈信号309的波形606为低，与时间608-5处的波形606相比，可以得到一个结论，即，波形606的极性改变了。因此，在框525中，计数增加信号的波形609处于高并且数据610中的计数值从7到8。在该例中，该计数等于在寄存器430中存储的限定值8，因此，用于比较信号的波形612在时间608-6和608-7之间变高。

接着，在方框550中，锁定检测器110确保相位锁定信号且波形614在时间608-7处变高，从而表示PLL输出140是稳定的。比较器420将确保信号传送给寄存器440，其捕捉高值并在输出线155上确保PLL锁定。锁定发生器210可以处理图2的方框525-550。

本发明的优点包括可以很容易地在当前的PLL系统中实施，与其他方案相比较简单、需要较少的组件和需要很少的配置成本，并完全数字化。

根据这里公开的方法和系统，本发明提供一种用于锁相环(PLL)的锁定检测器的方法和系统。本领域技术人员可以认识到，利用相反的信号或者所应用的其他组合，可以进行很多其他的逻辑组合。尽管已经结合实施例示出了本发明，但本领域普通技术人员可以很容易认识到，可以对实施例做出改变但任何改变都将落在本发明的精神和范围内。因此，本技术领域的技术人员可以在不脱离所附权利要求的精神和范围的前提下做出许多修改。

Claims

1.一种用于锁相环的锁定检测器，包括：

第一发生器，用于从锁相环接收反馈信号和参考信号，并用于利用所述参考信号取样所述反馈信号；

耦合到第一发生器的第二发生器，用于当反馈信号在参考信号的连续沿处是不同的极性时增加一计数；和

耦合到第二发生器的输出线，用于当所述计数达到一限定值时确保相位锁定，

其中，所述第一发生器是增量发生器，还包括：

第一寄存器，用于接收反馈信号和以参考信号为时钟，并在参考信号的上升沿处输出反馈信号的极性；

第二寄存器，用于接收反馈信号和以参考信号为时钟，并在参考信号的下降沿处输出反馈信号的极性，以及

所述增量发生器还包括下列电路的一个或多个：

耦合到第一和第二寄存器并被配置为提供50％的占空比参考信号的参考频率分频电路；

耦合到第一和第二寄存器并被配置为提供50％的占空比的反馈信号的反馈频率分频电路。

2.如权利要求1所述的锁定检测器，所述增量发生器还包括：

耦合到第一和第二寄存器的第一与门，用于从所述第一寄存器接收反转的信号；

耦合到第一和第二寄存器的第二与门，用于从所述第二寄存器接收反转的信号；和

耦合到第一和第二与门并从中接收输入和产生到第二发生器的输出的或门。

3.如权利要求1所述的锁定检测器，其中，所述第二发生器是锁定发生器，其还被配置为当反馈信号在参考信号的两个连续沿处是相同的极性时，复位所述计数。

4.如权利要求3所述的锁定检测器，所述锁定发生器还包括：

耦合到第一发生器的计数器，用于对反馈信号转换极性时的参考信号的连续沿的数量进行计数；

寄存器，用于保持所述限定值；和

耦合到所述寄存器和计数器的比较器，用于比较计数值和所述限定值，其中，所述计数值是反馈信号转换极性时的参考信号的连续沿的数量。

5.如权利要求4所述的锁定检测器，所述计数器以参考信号作为时钟。

6.如权利要求4所述的锁定检测器，所述锁定发生器还包括：

耦合到所述比较器并被配置为当所述计数值达到限定值时确保相位锁定的寄存器。

7.如权利要求6所述的锁定检测器，所述被配置为当所述计数值达到限定值时确保相位锁定的寄存器以参考信号作为时钟。

8.如权利要求6所述的锁定检测器，所述锁定发生器还包括：

耦合到第一发生器和计数器的与门，用于从第一发生器接收一信号和使能信号，并当在接收使能信号的同时，反馈信号在参考信号的连续沿处是不同极性时使能所述计数器。

9.如权利要求8所述的锁定检测器，所述与门被耦合到所述被配置为当所述计数值达到限定值时确保相位锁定的寄存器并被配置为当反馈信号在参考信号的连续沿处是相同极性时复位所述被配置为当所述计数值达到限定值时确保相位锁定的寄存器和计数器。

10.一种接收参考信号的锁相环系统，包括：

锁相环，用于接收参考信号并产生反馈信号；和

耦合到锁相环的锁定检测器，用于接收反馈和参考信号，利用参考信号取样反馈信号，和当反馈信号在参考信号的连续沿处是不同极性时增加计数，以及当所述计数达到限定值时确保相位锁定，

所述锁相环系统，还包括下列电路的一个或多个：

耦合到锁相环和锁定检测器的参考频率分频电路，用于提供50％的占空比的参考信号；

耦合到锁相环和锁定检测器的反馈频率分频电路，用于提供50％的占空比的反馈信号。

11.如权利要求10所述的系统，用于在锁相环和锁定检测器处接收使能信号，当使能信号使能时，锁相环和锁定检测器工作。

12.如权利要求10所述的系统，还包括输入到锁定检测器的分频器变化输入端，当分频器变化输入端确保时，锁定检测器复位所述计数并且不确保相位锁定，其中，所述分频器变化输入端确保反映了参考频率或反馈频率的变化。

13.一种检测锁相环的相位锁定的方法，包括：

接收参考信号，其中所述参考信号具有50％的占空比；

从锁相环接收反馈信号，其中所述反馈信号具有50％的占空比；

利用参考信号取样反馈信号；

当反馈信号在参考信号的连续沿处是不同极性时增加计数；和

当计数达到限定值时确保相位锁定。

14.如权利要求13所述的方法，还包括：

当反馈信号在参考信号的连续沿处是相同极性时复位所述计数；和

当复位所述计数时，不确保所述相位锁定。

15.如权利要求14所述的方法，还包括：

当反馈信号或参考信号改变频率时，复位所述计数；和

当复位所述计数时，不确保所述相位锁定。