CN1826657A - 可编程的芯片选择 - Google Patents

可编程的芯片选择 Download PDF

Info

Publication number
CN1826657A
CN1826657A CNA2004800212230A CN200480021223A CN1826657A CN 1826657 A CN1826657 A CN 1826657A CN A2004800212230 A CNA2004800212230 A CN A2004800212230A CN 200480021223 A CN200480021223 A CN 200480021223A CN 1826657 A CN1826657 A CN 1826657A
Authority
CN
China
Prior art keywords
word
chip
select
coding chip
coding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004800212230A
Other languages
English (en)
Inventor
P·孟古亚
E·王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1826657A publication Critical patent/CN1826657A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Stored Programmes (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

揭示了生成芯片选择字(132)的机器可读的介质、方法和装置。在一个实施例中，当处于解码的芯片选择模式中时，地址译码器(130)可生成解码的芯片选择字，以选择存储器设备(124)。当处于未解码的芯片选择模式中时，地址译码器也可以生成未解码的芯片选择字，以选择存储器设备。在一个实施例中，地址译码器响应于引导代码块(128)可生成选择相同存储器设备的芯片选择字，而不论地址译码器是以解码还是以未解码芯片选择模式操作。

Description

可编程的芯片选择
背景技术
一种计算设备可包含初始化该计算设备的组件的固件例程。一旦系统启动，该计算设备可激活具有固件例程的非易失性存储器设备的芯片选择。该计算设备然后可从非易失性存储器设备中检索并执行该固件例程。
附图说明
这里描述的本发明通过结合附图，作为例子而非限制地进行说明。为了说明的简化和清楚，附图中说明的元件并不必然是按比例绘制的。一些元件的尺寸可相对其他元件放大，以便清楚。而且，考虑适当情况，附图中重复参考标记，以指示相应或类似的元件。
图1说明没有芯片选择译码器的计算设备的实施例。
图2说明具有芯片选择译码器的计算设备的实施例。
图3说明图1和图2的计算设备可以执行的启动方法。
具体实施例
下面的描写描述了用于访问带有编码和未编码的芯片选择字的非易失性存储器的技术。在下面的描述中，许多特定的细节，如逻辑实现、操作码。指定操作码的装置、资源划分/共享/复制的实现、系统组件的类型和相互关系、以及逻辑划分/集成选择，以便提供对本发明的更为全面的了解。然而，应该认识到，对本领域的技术人员而言，没有这些特定细节，本发明也可以实施。在其他实例中，控制结构、门级电路以及全软件指令序列没有被详细示出，以便不使本发明模糊。本领域的技术人员用所包括的这些描述将能实现适当的功能，而不用过度的实验。
说明书中参考的“一个实施例”、“实施例”、“示例实施例”等等指示所描述的实施例可包括特殊特性、结构或特征，但每个实施例并不必然包括特殊的特性、结构或特征。而且，这些短语并不必然涉及相同的实施例。进一步，当连同实施例描述特殊的特性、结构或特征时，要提出的是，可在本领域的技术人员知识范围内结合其他实施例来实施这些特定的特性、结构或特征，无论这些实施例是否清楚说明。
本发明的实施例可在硬件、固件、软件、或它们的任何组合中实现。本发明的实施例也可以作为存储在机器可读的介质中、可由一个或多个处理器读取并执行的指令来实现。机器可读的介质可包括用于存储或传输以机器(例如，计算设备)可读形式的信息的任何介质。例如，机器可读介质可包括只读存储器(ROM)、随机存取存储器(RAM)、磁性磁盘存储介质、光盘存储介质、闪存设备、电、光、声或其他形式的可传播信号(例如，载波、红外线信号、数字信号等等)，以及其他介质。而且，固件、软件、例程、指令在这里可作为执行某些动作来描述。然而，应该认识到，这些描述只是为了方便，且这些动作实际上由计算设备、处理器、控制器、或执行该固件、软件、例程、指令等等的其他设备产生。
图1和图2示出了计算设备100的例子实施例。作为说明，计算设备100可包含一个或多个处理器102。处理器102可响应于操作系统104、应用程序106、基本输入/输出系统(BIOS)固件108、和/或一些其他软件或固件模块的执行指令而执行动作。
计算设备100还可包含通过处理器总线耦合到处理器102的芯片集110。芯片集110可包含耦合处理器102到计算设备100的其他组件的一个或多个集成电路插件(package)或芯片。特别是，芯片集110可包含通过存储器总线耦合到易失性存储器114的易失性存储器控制器112。芯片集110还包含通过地址/数据总线120、芯片选择线1220、1221……122N，和/或其他总线和控制线(未示出)，如，例如行地址选通、列地址选通、写使能(write enable)等等耦合到非易失性存储器118的非易失性存储器控制器116。
图1和图2说明带有单独的易失和非易失性存储器控制器112、116的计算设备100的实施例。然而，其他实施例可包含单个存储器控制器，以访问易失性存储器114和非易失性存储器118。又一个实施例中，可实现没有易失性存储器114和易失性存储器控制器112的计算设备100。
易失性存储器114可包含具有可从中读写的可设地址的存储器位置的易失性存储器设备(未示出)。该易失性存储器设备可包含一个或多个不同类型的易失性存储器，如，例如RAM(随机存储器存储器)设备、SRAM(静态RAM)设备、DRAM(动态RAM存储器)设备、SDRAM(同步DRAM)设备、DDR(双倍数据率)SDRAM设备等等。非易失性存储器118可包含具有可从中读写的可设地址的存储器位置的非易失性存储器设备124(未示出)。非易失性存储器设备124可包含一个或多个不同类型的非易失性存储器，如，例如闪存设备、ROM(只读存储器)设备、PROM(可编程只读存储器)设备、EPROM(可擦写PROM)设备、EEPROM(电可擦写PROM)设备、铁电存储器设备、电池后备的(backed)存储器设备等等。
非易失性存储器控制器116可包含可编程的配置存储器126。计算设备100可更新或编程配置存储器126，以定义非易失性存储器控制器116的操作。一个实施例中，配置存储器126可为已编码的芯片选择模式或未编码的芯片选择模式配置非易失性存储器控制器116。而且，配置存储器126可为各种非易失性存储器构造配置非易失的存储器控制器116。例如，通过配置存储器126，非易失性存储器控制器116可支持多个存储器类型、存储器容量、存储器定时等等。
一个实施例中，配置存储器126可默认非易失性存储器控制器116为已编码芯片选择模式。配置存储器126还默认非易失性存储器控制器为存储器配置，它假设非易失性存储器设备118耦合到预定的芯片选择线122(例如，芯片选择线1220)，非易失性存储器设备118包含由非易失性存储器设备124支持的最小的存储容量(例如，1兆字节)，把引导代码块地址映射到存储在预定的非易失性存储器设备118中的引导代码块128，以及把地址翻转到预定的非易失性存储器设备，以确保所有地址以预定的非易失性存储器设备124为目标，直到另外配置。
非易失性存储器控制器116可包含地址译码器130，以把地址解码到选择非易失性存储器设备以服务事务的芯片选择字、解码到选择已选择的非易失性存储器设备124的适当行的行地址、以及解码到选择已选择的行的适当列的列地址。响应于未编码的芯片选择模式，非易失性存储器控制器116可生成未编码的芯片选择字132(图1)。地址译码器130可生成未编码的芯片选择字132，以便未编码的芯片选择字132只激活单个芯片选择线122并使其他芯片选择线122无效。在这个实施例中，活动的芯片选择线122可选择相关联的非易失性存储器设备124或一组相关联的非易失性存储器设备124，以服务事务，而不活动的芯片选择线122可解除对其他不服务该事务的非易失性存储器118的非易失性存储器124的选择。
响应于已编码的芯片选择模式，地址译码器130还可生成已编码的芯片选择字134(图2)，并向芯片选择译码器136提供已编码芯片选择字134。芯片选择译码器136可从接收的已编码芯片选择字134中生成只激活单个芯片选择线122且使其他芯片选择线122无效的未编码芯片选择字132。在这个实施例中，活动的芯片选择线122可选择相关联的非易失性存储器设备124或一组相关联的非易失性存储器设备124，以服务事务，而不活动的芯片选择线122可取消选定不服务该事务的非易失性存储器118的其他非易失性存储器设备124。
在支持达八个非易失性存储器设备124的实施例中，根据表1，地址译码器130可生成未编码和已编码芯片选择字132、134。而且，芯片选择译码器136可响应于从地址译码器130接收相应的已编码芯片选择字134，生成未编码芯片选择字134。特别是，地址译码器130和芯片选择译码器136可生成CS_Word_X，以选择耦合到芯片选择线122x的非易失性存储器设备124。而且，表1中的二进制0指示芯片选择字的不活动位，而二进制1指示芯片选择字的活动位。活动位可对应于高信号，而不活动位可对应于低信号。然而，其他信号编码可用于如，例如表示具有低信号的活动位和具有高信号的不活动位。
                      表1
  已编码芯片选择CS[2:0]   未编码芯片选择CS[7:0]
  CS_Word_0   001b   0000_0001b
  CS_Word_2   010b   0000_0010b
  CS_Word_2   011b   0000_0100b
  CS_Word_3   100b   0000_1000b
  CS_Word_4   101b   0001_0000b
  CS_Word_5   110b   0010_0000b
  CS_Word_6   111b   0100_0000b
  CS_Word_7   000b   1000_0000b
如表1所示，已编码芯片选择字CS_Word_0的三个最低位[2:0]和未编码芯片选择字CS_Word_0的三个最低位[2:0]是相同的，且包括单个活动位。假设有效的平台，则地址译码器130可选择通过生成未编码芯片选择字CS_Word_0或已编码芯片选择字CS_Word_0耦合到芯片选择线的非易失性存储器设备124。例如，如果计算设备100不包括芯片选择译码器136(见图1)，则未编码或已编码芯片选择字CS_Word_0的单个活动位可激活芯片选择线1220，并可选择相应的非易失性存储器设备124。类似地，如果计算设备100包括芯片选择译码器136(见图2)，则芯片选择译码器136可从由地址译码器130生成的未编码芯片选择字CS_Word_0或已编码芯片选择字CS_Word_0的一部分(例如，三个最低位CS[2:0])中生成未编码芯片选择字CS_Word_0。由芯片选择译码器136生成的未编码芯片选择字CS_Word_0的单个活动位然后可激活芯片选择线1220，并可选择相应的非易失性存储器设备124。
在一个实施例中，BIOS固件108可包含计算设备100可在系统启动期间执行的例程，以便初始化处理器102、芯片集110、以及计算设备100的其他组件。而且，BIOS固件108可包含计算设备可执行以与计算设备100的一个或多个组件通信的例程或驱动程序。在一个实施例中，配置非易失性控制器116的例程，且可包含BIOS固件108可包含引导代码块128，以配置计算设备100的组件。在一个实施例中，引导代码块128可更新配置存储器126以编程，无论地址译码器130生成已编码还是未编码芯片选择字132、134。BIOS固件108还可更新配置存储器126，以指示那条芯片选择线1220，1221……122N耦合到非易失性存储器设备118，且指示每个非易失性存储器设备118的容量。
如图1所示，引导代码块128可驻留在与预定芯片选择线(例如，芯片选择线1220)相关联的非易失性存储器设备124。而且，图1的计算设备100描述BIOS固件108可跨越多于一个的非易失性存储器设备124。在这样一个实施例中，计算设备100可执行引导代码块128，以便配置非易失性存储器控制器118，并能访问其他非易失性存储器设备127和驻留在其他非易失性存储器设备124中的BIOS固件108的启动例程。然而，在其他实施例中，BIOS固件108可驻留在单个非易失性存储器设备124中。
芯片集110还可包含通过总线耦合到I/O设备138(例如，鼠标、键盘、视频控制器、网络接口控制器、硬盘、软盘、无线接收机、无线发射机等等)的输入/输出(I/O)控制器(未示出)。例如，芯片集110可包含外围组件互连(PCI)控制器、加速图形端口(AGP)控制器、通用串行总线(USB)控制器、低引脚计数(LPC)总线控制器、和/或其他输入和/或输出(I/O)控制器，以通过各条总线控制和传递数据。
现在参考图3，示出了图1或图2的计算设备100的启动方法可响应于系统加电(power-up)、系统重启、或一些其他事件来执行。框200中的处理器102可跳至引导代码块地址(例如，FFFF_FFFFh)。地址译码器130可解码启动代码块地址，并生成具有单个活动位芯片选择字132、134(例如，未编码或已编码芯片选择字CS_Word_0)，以选择包含框202中的引导代码块128的预定的非易失性存储器设备124。地址译码器130还可生成非易失性存储器控制器116可用于检索存储在引导代码块地址的引导代码块128部分的行地址和列地址。
如果计算设备100没有芯片选择译码器136，则由地址译码器130生成的已编码或未编码芯片选择字132、134的活动位可选择包含框204中的引导代码块128的预定的非易失性存储器设备124。然而，如果计算设备100包含芯片选择译码器136，则框206中的芯片选择译码器136可解码地址译码器130的已编码或未编码芯片选择字132、134，并可生成具有单个活动位的未编码芯片选择字(例如，未编码芯片选择字CS_Word_0)，以选择包含引导代码块128的预定的非易失性存储器设备124。由芯片选择译码器136生成的未编码芯片选择字的活动位可在框208内选择包含引导代码块128的预定的非易失性存储器设备124。
框210内的处理器102可从已选择的非易失性存储器设备124中检索并执行引导代码块128。在一个实施例中，处理器102可响应于执行引导代码块128，配置计算设备100，如，例如非易失性存储器控制器124的组件。特别是，如果处理器102确定计算设备100包含芯片选择译码器136，则处理器102可为已编码芯片选择模式更新配置存储器126。或者，如果处理器102确定计算设备100不包括芯片选择译码器，则处理器102可为未编码芯片选择模式更新配置存储器126。
而且，处理器102可更新配置存储器126，以为响应于执行引导代码块128而由处理器102检测到的非易失性存储器设备124的类型和容量配置非易失性存储器控制器116。处理器102还可更新配置存储器126，以使地址不能翻转到包含引导代码块128的预定的非易失性存储器设备124。配置非易失性存储器控制器116后，处理器102响应于执行引导代码块128或BIOS固件108，可重新分配未使用的芯片选择引脚，用于其他目的，如通用事件(GPE)。
尽管已经参考例子实施例描述了本发明的某些特性，但该描述并不意图限制本发明。属于本发明、对本领域的技术人员明显的例子实施例和本发明的其他实施例的各种修正被认为是落在本发明的精神和范围之内。

Claims (23)

1.一种装置，该装置包含：
在已编码芯片选择模式和未编码芯片选择模式之间选择的配置存储器，以及
响应于未编码芯片选择模式，生成未编码芯片选择字，以及响应于已编码芯片选择模式，生成已编码芯片选择字的地址译码器。
2.如权利要求1所述的装置，其特征在于，所述地址译码器响应于引导代码块的地址，不管是在未编码芯片选择模式还是已编码芯片选择模式下操作，都生成选择相同存储器设备的芯片选择字。
3.如权利要求1所述的装置，其特征在于，所述地址译码器响应于引导代码块的地址，
当处于已编码芯片选择模式时，生成选择包含引导代码块的预定存储器设备的已编码芯片选择字，且
当处于未编码芯片选择模式时，生成选择包含引导代码块的预定存储器设备的未编码芯片选择字。
4.如权利要求1所述的装置，其特征在于，所述地址译码器响应于引导代码块的地址，为该地址生成未编码芯片选择字，使得未编码芯片选择字包含用于该地址的已编码芯片选择字。
5.如权利要求1所述的装置，其特征在于，所述地址译码器响应于引导代码块的地址，
为该地址生成已编码芯片选择字，使得已编码芯片选择字正好包含一个活动芯片选择位，且
为该地址生成未编码芯片选择字，使得未编码芯片选择字正好包含一个活动芯片选择位。
6.如权利要求1所述的装置，其特征在于，所述地址译码器响应于引导代码块的地址，
为该地址生成已编码芯片选择字，使得已编码芯片选择字正好包含对应用于选择包含引导代码块的存储器设备的预定芯片选择线的一个活动芯片选择位，且
为该地址生成未编码芯片选择字，使得未编码芯片选择字正好包含对应于该预定芯片选择线的一个活动芯片选择位。
7.如权利要求1所述的装置，其特征在于，所述地址译码器响应于引导代码块的地址，
生成已编码芯片选择字，使得已编码芯片选择字的最低位是已编码芯片选择字的唯一活动位，且
生成未编码芯片选择字，使得未编码芯片选择字的最低位是未编码芯片选择字的唯一活动位。
8.一种系统，该系统包含：
包含具有引导代码块的存储器设备的多个存储器设备，以及
一种装置，该装置用于
响应于引导代码块的地址和已编码芯片选择模式，生成选择具有引导代码块的存储器设备的已编码芯片选择字，以及
响应于引导代码块的地址和未编码芯片选择模式，生成包含引导代码块的未编码芯片选择字的未编码芯片选择字。
9.如权利要求8所述的系统，其特征在于，
所述具有引导代码块的存储器设备通过预定的芯片选择线耦合到所述装置，以及
所述多个存储器设备的每个其他存储设备通过单独的芯片选择线被耦合到所述装置。
10.如权利要求8所述的系统，还包含通过单独的芯片选择线耦合到所述装置以及耦合到多个存储器设备的每个存储器设备的芯片选择译码器，其中
该芯片选择译码器响应于从所述装置接收用于所述地址的已编码芯片选择字，激活具有引导代码块的存储器设备的芯片选择线。
11.如权利要求10所述的系统，其特征在于，所述芯片选择译码器响应于从所述装置接收用于所述地址的未编码芯片选择字，激活具有引导代码块的存储器设备的芯片选择线。
12.如权利要求8所述的系统，还包含通过单独的芯片选择线耦合到所述装置以及耦合到多个存储器设备的每一个存储器设备的芯片选择译码器，其中
该芯片选择译码器响应于从由所述装置为引导代码块的地址生成的未编码芯片选择字接收用于所述引导代码块的地址的已编码芯片选择字，激活具有引导代码块的存储器设备的芯片选择线。
13.一种方法，该方法包含：
响应于引导代码块的地址和已编码芯片选择模式，生成选择具有引导代码块的存储器设备的已编码芯片选择字，以及
响应于引导代码块的地址和未编码芯片选择模式，生成包含该引导代码块的已编码芯片选择字的未编码芯片选择字。
14.如权利要求13所述的方法，还包含：
更新操作模式到已编码芯片选择模式和未编码芯片选择模式的其中一种。
15.如权利要求13所述的方法，还包含：
执行引导代码块，以及
响应于执行该引导代码块，更新操作模式到已编码芯片选择模式和未编码芯片选择模式的其中一种。
16.如权利要求13所述的方法，还包含：
执行引导代码块，以及
响应于执行该引导代码块，更新操作模式到已编码芯片选择模式，以及
在更新操作模式后，重新分配未用于传送已编码芯片选择字的芯片选择引脚。
17.如权利要求13所述的方法，其特征在于，
生成已编码芯片选择字包括生成已编码芯片选择字，使得已编码芯片选择字正好包含一个活动芯片选择位，以及
生成未编码芯片选择字包括生成未编码芯片选择字，使得未编码芯片选择字正好包含一个活动芯片选择位。
18.如权利要求13所述的方法，其特征在于，
生成已编码芯片选择字包括生成已编码芯片选择字，使得已编码芯片选择字正好包含对应于用于选择具有引导代码块的存储器设备的预定芯片选择线的一个活动芯片选择位，以及
生成未编码芯片选择字包括生成未编码芯片选择字，使得未编码芯片选择字正好包含对应于预定芯片选择线的一个活动芯片选择位。
19.如权利要求13所述的方法，其特征在于，
生成已编码芯片选择字包括生成已编码芯片选择字，使得已编码芯片选择字的最低位是已编码芯片选择字的唯一活动位，以及
生成未编码芯片选择字包括生成未编码芯片选择字，使得未编码芯片选择字的最低位是已编码芯片选择字的唯一活动位。
20.一种包含多个指令的机器可读介质，响应于执行这些指令，导致装置：
响应于引导代码块的地址和已编码芯片选择模式，生成选择具有该引导代码块的存储器设备的已编码芯片选择字，以及
响应于引导代码块的地址和未编码芯片选择模式，生成包含该引导代码块的已编码芯片选择字的未编码芯片选择字。
21.如权利要求20所述的机器可读介质，其特征在于，所述多个指令还导致装置
生成已编码芯片选择字，使得已编码芯片选择字正好包含一个活动选择位，以及
生成未编码芯片选择字，使得未编码芯片选择字正好包含一个活动选择位。
22.如权利要求20所述的机器可读介质，其特征在于，所述多个指令还包含导致装置
生成已编码芯片选择字，使得已编码芯片选择字正好包含对应于用于选择具有引导代码块的存储器设备的预定芯片选择线的一个活动芯片选择位，以及
生成未编码芯片选择字，使得未编码芯片选择字正好包含对应于预定芯片选择线的一个活动芯片选择位。
23.如权利要求20所述的机器可读介质，其特征在于，所述多个指令还包含导致装置
生成已编码芯片选择字，使得已编码芯片选择字的最低位是已编码芯片选择字的唯一活动位，以及
生成未编码芯片选择字，使得未编码芯片选择字的最低位是未编码芯片选择字的唯一活动位。
CNA2004800212230A 2003-07-22 2004-07-08 可编程的芯片选择 Pending CN1826657A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/625,285 2003-07-22
US10/625,285 US20050021922A1 (en) 2003-07-22 2003-07-22 Programmable chip select

Publications (1)

Publication Number Publication Date
CN1826657A true CN1826657A (zh) 2006-08-30

Family

ID=34080175

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004800212230A Pending CN1826657A (zh) 2003-07-22 2004-07-08 可编程的芯片选择

Country Status (9)

Country Link
US (1) US20050021922A1 (zh)
EP (1) EP1647027B1 (zh)
JP (1) JP2006528386A (zh)
KR (1) KR100869920B1 (zh)
CN (1) CN1826657A (zh)
AT (1) ATE395702T1 (zh)
DE (1) DE602004013784D1 (zh)
TW (1) TWI254249B (zh)
WO (1) WO2005010890A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102087636A (zh) * 2009-12-08 2011-06-08 上海华虹集成电路有限责任公司 多通道Nandflash控制器
TWI403782B (zh) * 2007-10-19 2013-08-01 Seereal Technologies Sa Dynamic wave forming unit

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100468378C (zh) * 2005-12-17 2009-03-11 鸿富锦精密工业（深圳）有限公司 Spi设备通信电路
KR100762206B1 (ko) * 2006-06-08 2007-10-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 선택 신호 발생방법
US9104557B2 (en) * 2008-08-01 2015-08-11 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Encoded chip select for supporting more memory ranks
US8239629B2 (en) * 2009-03-31 2012-08-07 Micron Technology, Inc. Hierarchical memory architecture to connect mass storage devices
KR20110119087A (ko) 2010-04-26 2011-11-02 삼성전자주식회사 스택형 반도체 장치
US10074417B2 (en) * 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
US9710128B2 (en) * 2015-03-17 2017-07-18 Google Inc. Dynamic icons for gesture discoverability

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5511182A (en) * 1994-08-31 1996-04-23 Motorola, Inc. Programmable pin configuration logic circuit for providing a chip select signal and related method
US5617559A (en) * 1994-08-31 1997-04-01 Motorola Inc. Modular chip select control circuit and method for performing pipelined memory accesses
EP0733976A1 (en) * 1995-03-23 1996-09-25 Canon Kabushiki Kaisha Chip select signal generator
US5802541A (en) * 1996-02-28 1998-09-01 Motorola, Inc. Method and apparatus in a data processing system for using chip selects to perform a memory management function
US6744925B2 (en) * 1996-03-19 2004-06-01 Mitsubishi Denki Kabushiki Kaisha Encoding apparatus, decoding apparatus, encoding method, and decoding method
US6199151B1 (en) * 1998-06-05 2001-03-06 Intel Corporation Apparatus and method for storing a device row indicator for use in a subsequent page-miss memory cycle
US6748457B2 (en) * 2000-02-03 2004-06-08 Realtime Data, Llc Data storewidth accelerator
JP3778087B2 (ja) * 2002-01-18 2006-05-24 富士ゼロックス株式会社 データ符号化装置及びデータ復号装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI403782B (zh) * 2007-10-19 2013-08-01 Seereal Technologies Sa Dynamic wave forming unit
CN102087636A (zh) * 2009-12-08 2011-06-08 上海华虹集成电路有限责任公司 多通道Nandflash控制器

Also Published As

Publication number Publication date
TWI254249B (en) 2006-05-01
EP1647027B1 (en) 2008-05-14
EP1647027A1 (en) 2006-04-19
WO2005010890A1 (en) 2005-02-03
ATE395702T1 (de) 2008-05-15
DE602004013784D1 (de) 2008-06-26
TW200521847A (en) 2005-07-01
KR20060030517A (ko) 2006-04-10
US20050021922A1 (en) 2005-01-27
KR100869920B1 (ko) 2008-11-24
JP2006528386A (ja) 2006-12-14

Similar Documents

Publication Publication Date Title
EP2026209B1 (en) System and method for using a memory mapping function to map memory defects
US20030131161A1 (en) Device and method for maximizing performance on a memory interface with a variable number of channels
US8850102B2 (en) Flash memory with small data programming capability
CN101131671A (zh) 控制对非易失性存储器的访问
CN107741913B (zh) 用来管理一记忆装置的方法、记忆装置与控制器
CN102543179A (zh) 串行接口存储器中的同时读取与写入存储器操作
CN1140315A (zh) 闪速存储器卡
CN1619493B (zh) 在信息处理系统的闪存更新期间利用特征标志来确定bios修订版与所安装的硬件之间的兼容性的方法
CN107391389B (zh) 用来管理一记忆装置的方法以及记忆装置与控制器
CN112567315B (zh) 包含可选配置简档的电源配置组件
CN1826657A (zh) 可编程的芯片选择
JP2007094921A (ja) メモリカードとその制御方法
CN111813329A (zh) 数据存储装置及其操作方法
CN105931668B (zh) 非易失性存储器装置和操作方法及包括其的数据存储装置
CN100377138C (zh) 地址译码的方法与系统
CN113377281A (zh) 存储装置、存储器装置及其操作方法
KR100737919B1 (ko) 낸드 플래시 메모리의 프로그램 방법 및 메모리 시스템의프로그램 방법
US11720276B2 (en) Memory system and controller for managing write status
US11948643B2 (en) Nonvolatile memory device, operating method thereof, and memory system including the same
US7345914B2 (en) Use of flash memory blocks outside of the main flash memory array
US20190121580A1 (en) Data storage device and operating method thereof
CN105589810B (zh) 数据储存器件及其操作方法
CN101620571A (zh) 存储空间的地址管理方法和装置
US11894076B2 (en) Apparatus and method for programming and verifying data in non-volatile memory device
US7065639B2 (en) Utilization of SRAM in an execution of initialization code process upon system start up

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20060830