CN1806320A - 具有多晶硅浮动隔离层的镜像存储单元晶体管对 - Google Patents
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Abstract
设置浮动隔离层(27，29)和浮栅(17，19)使非易失性存储晶体管形成对称对(31)，而使芯片密度增加。对于各对晶体管，浮栅(17，19)横向与其横向外边上的浮动隔离层(27，29)对准。在横向内边，两个晶体管共享一共用漏电极(25)。除了共享漏电极，晶体管相互都是独立的。隧道氧化物(30)将浮动隔离层与浮栅隔开，但两者保持相同电势，从而当电荷受到一编程电压推动时，为电荷撤离隧道氧化物提供双通道。晶体管对可成列对准(见图18)，列的方向与对方向直交，从而形成一存储器阵列。
Description
技术领域
本发明涉及一种非易失性存储单元晶体管，具体地，涉及在一存储器阵列中这种存储单元的紧凑结构及其制造方法。
背景技术
在本文引为参考的、授予Lojek等人的美国专利第6,479,351号美国专利中，揭示了一种自对准非易失性存储单元，包括一电连接于并位于主浮栅区域旁边的小侧壁隔离层。小侧壁隔离层和主浮栅区两者均由一导电多晶硅形成于衬底上并且两者形成非易失性存储单元的浮栅。通过位于小侧壁隔离层与衬底之间的一层较薄氧化物层以及主浮栅区与衬底之间的一层较厚氧化物层，小侧壁隔离层与主浮栅区都与衬底电绝缘。该薄氧化物层足够薄以成为一电子隧穿媒介，即，使电子可以从衬底电极隧穿入浮栅的通道。该薄氧化物层沿着主浮栅区的壁垂直生成，将主浮栅区与隔离层分开，使电荷进入薄氧化物而在相反方向移出，即进入主浮栅体或进入侧壁隔离层。主浮栅体和侧壁隔离层两者均由多晶硅制成并且电连接而使两者具有相同的电势。通过作用一编程电压，一覆盖主浮栅体和侧壁隔离层的控制栅可将电荷从衬底拉入这些结构中，电荷将保留在其中直至一相反的编程电压使这些结构放电。
NEC公司的K.Kenichi的日本专利公开第11154712号揭示了一种类似的结构。
虽然在′351号专利中揭示的隔离层浮栅存贮单元是非常有用的，但本发明的目的仍是提出一种制造更紧凑的用于大型存储阵列的隔离层浮栅存储单元的方式。
发明内容
通过构造一如′351专利所述类型的存储单元的对称并排结构可实现上述目的，其中有两个装置共享一共用次表面电极，该电极形成一对称平面。以此方式，在一晶片上可同时制造多个两两并排的存储单元。
在一个实施例中，在有单独的多对装置情况下，一个装置在形成该对装置的共用电极的共用中心衬底施料区的左侧，另一个装置在右侧。各装置具有面对一电绝缘中心多晶硅体的至少一侧壁隔离层，即多晶硅浮栅，该浮栅具有左边和右边以用于在前述的侧壁隔离层形成之前，次表面源和漏电极，包括前先的共用电极的自对准放置。左侧装置具有一由隧道氧化物与左边上的中心多晶硅体隔开的浮动多晶硅隔离层，右侧装置具有由隧道氧化物与右边上的相关中心多晶硅体隔开的浮动多晶硅隔离层。各存储装置具有一向外邻近各多晶硅隔离层的衬底施料区。各中心多晶硅体与面对的多晶硅隔离层电连接，以允许进入了用于分隔两个区的隧道氧化物的电荷通过隧穿各区而逃逸。两个区之间的电连接使两个区的电势相等。在一控制电极的影响下，在多晶硅隔离层和一相关面对的多晶硅体上充电或放电，以电荷从传递到所述浮动多晶硅隔离层和所述中心多晶硅体上并且传出的方式，两个存储单元能够独立地存储两个二进位数据。
在另一实施例中，在一硅衬底上的单个多晶硅体具有与该多晶硅体相对横边上的相同的次表面电极。此多晶硅体由隧道氧化物覆盖，然后在其相对边上形成一对多晶硅隔离层。整个结构以这样一种方式受到保护，即单个多晶硅体通过将其蚀刻到衬底而被分成两个单独的浮栅。两个浮栅结构如前一样再增加一控制电极而制成。
附图说明
图1是根据本发明制造在一共用衬底上的一对并排浮栅存储单元装置的侧视剖面图；
图2-5是制造图1所示装置的几个开始步骤的侧视剖面图；
图6是制造图1所示装置的一个步骤的立体图，涉及沉积称为隧道氧化物的薄氧化物。
图7是多对并排浮栅存储单元装置的俯视图，示出了如图6所示的薄氧化物沉积。
图8是图7所示存储单元装置的侧视图。
图9-11是制造如图1所示装置的多个中间步骤的侧视剖面图。
图12是图11所示结构一部分的俯视图，该部分在图11中用圆圈标出。
图13是制造如图1所示装置的后阶段步骤的侧视剖面图。
图14是图13所示结构一部分的俯视图，该部分在图13中用圆圈标出。
图15是多对并排浮栅存储单元装置的俯视图，示出了具有如图14所示装置几何形状的多个多晶硅结构。
图16是制造如图1所示装置的另一后阶段步骤的侧视剖面图。
图17是图16所示结构一部分的俯视图。
图18是多对如图1所示并排浮栅存储单元装置的俯视图，示出了具有如图16和17所示装置几何形状的多个多晶硅结构。
图19-22是制造图1所示装置的另一种方法的侧视剖面图。
图23是图22所示结构的俯视图。
图23A是沿图23中线A-A的横向截面图。
图23B是沿图23中线B-B的横向截面图。
图24是图19-22所示制造方法中又一步骤的侧视剖面图。
具体实施方式
参见图1所示，一P型衬底11具有一通常用于硅的LOCOS或STI氧化的深n阱隔离区13。该隔离区形成一用于存储单元制造的活性区。在该衬底上是一栅氧化物层15和多晶硅浮栅部件，即包括在该栅氧化物层15上的左件17和右件19。各浮栅部件在两个横向内边上各自具有垂直侧壁，它们在横向外边上相互靠得很近，即在几微米范围内，而可在衬底11中的n型施料区进行自对准注入以形成次表面电极，即左源21、右源23和共享漏25。经过漏25的垂直中心线31形成用于两个存储单元晶体管的对称左右平面。
左、右多晶硅隔离层27和29各自都是浮动结构，并且以对称平面横向向外隔开，通过一层薄氧化物，如厚度在10至50埃之间的隧道氧化物30而与浮栅17和19绝缘。一称为LTO的低温氧化物层33保护左、右多晶硅隔离层27和29的外表面和上表面。横向围绕浮栅17和19的是仅在浮栅内侧面可见的接触多晶硅件35，但实际上在三个侧面都围绕该浮栅并且与多晶硅隔离层27和29侧边卷绕或结合在一起。由于接触多晶硅件是导电的，各个多晶硅隔离层和浮栅具有相同的电势。
在低温氧化物(LTO)层33和多晶硅浮栅17和19上是一氧化物-氮化物-氧化物(ONO)层37。在ONO层37上是一控制多晶硅层39，其厚度与浮栅17和19差不多。
操作时，具有足够高压的编程信号可使电荷从源21和23之一产生而隧入浮动多晶硅件、多晶硅隔离层27或29以及相邻的多晶硅浮栅17和19而进行电荷存储操作。电荷从衬底电极隧穿隧道氧化物30并且可能从隧道氧化物暴露于两个接触表面，即左多晶硅隔离层27或左多晶硅浮栅17。电荷主要进入两个多晶硅件的哪一个则没有什么不同，因为它们是通过接触多晶硅件35连接在一起的，这使两个多晶硅件间的电势相等。与薄氧化物接触面积增加意味着电荷更容易经过两个多晶硅相对表面离开隧道氧化物。由于电容降低，电荷可以较快地存贮和离开浮动件。浮动件的放电在控制多晶硅层39的影响下是一样快的。使各晶体管成层与转让给本发明受让人的第6,479,351号美国专利类似。不同之处在于具有一共享电极结构的成对装置的同时对称构造。
参见图2所示，可见p型衬底11具有一平表面12，该平面是衬底的上表面。在平表面12上，生成一层称为栅氧化物15的热氧化物。此氧化物层在整个平表面12上具有均匀的厚度，约100-300埃()。在栅氧化物层15上，淀积一称为poly I的多晶硅层，厚度约为1500。通过掩膜和蚀刻工艺，形成如图3所示的一对并排多晶硅台面。一个台面称为多晶硅浮栅17，而另一个称为多晶硅浮栅19。各浮栅具有一左边和一右边，如左边16和右边18。如图7所示的俯视图中，两个浮栅在其并排方向是横向对准的，就象分叉带。再参见图3，左、右边在掩膜和蚀刻工艺中制成为大致垂直的。垂直边可使离子沿箭头41植入衬底11。离子植入包括将活跃的离子，如砷或磷离子注射到衬底11中以形成次表面施料n+自对准区。左次表面植入区是源43。中心植入区是漏45。在采用多晶硅浮栅17形成的存储单元上都具有源43和漏45。一第三次表面植入区是源47，其配对有漏45和多晶硅浮栅19以形成第二存储单元晶体管。漏45起到一共享电极的作用以用于两个存储单元晶体管。另一方面，各晶体管具有其自身的漏电极，以及除共享源之外，各存储单元晶体管是分离和独立的。
一旦次表面源和漏电极形成，如图4所示的由化学蒸发淀积(CVD)而淀积的一氧化物层49在如图3所示的元件表面形成约50-100的厚度。在CVD氧化物层49上的区域由一抗蚀掩膜51保护或掩盖。保护区包括横向向外伸而盖住约三分之二多晶硅浮栅17和19的源电极45。抗蚀掩膜51的厚度不是至关重要的，只要足以保护下层的氧化物不受到下一步骤的湿氧化物蚀刻即可，如图5所示。
在图5中，抗蚀掩膜51可保护紧位于掩膜下方的CVD氧化物层49，以及位于多晶硅浮栅17和19下方的多晶硅浮栅17、19和栅氧化物层15的部分。可见，氧化物已在多晶硅浮栅17和19的左侧和右侧剥离，以及在多晶硅浮栅17和19的一部分顶部剥离。正在制备衬底11的露出平表面12以施加一称为隧道氧化物的极薄氧化物层。
在图6中，隧道氧化物层30施加在隔离区13之间的整个结构上。在除去抗蚀层之后，可以看见隧道氧化物位于第一部分53中，该部分贴着CVD氧化物层49的横边。隧道氧化物还具有一第二垂直部分55，该部分与第一部分53是一体的，但盖住多晶硅浮栅17的横边59。第二部分55连接于第三部分57，该部分是与其它部分同时制成的并且具有与其它部分相同的厚度，即30-70。然后可见隧道氧化物从隔离区15伸至第一隧道氧化物部分53。
在图7和图8中，可见隧道氧化物57的第三部分从隔离区13伸出以贴着CVD氧化物层49，即在多晶硅浮栅17的顶上。可见CVD氧化物层49将多晶硅浮栅17和19隔开。
在图9中，第二多晶硅层61是淀积在结构的整个表面上的，包括隧道氧化物53，55，57各自的第一、第二、第三部分，以及CVD氧化物层49，甚至隔离区13。然后蚀刻此多晶硅层，直至除了隔离层63和65之外，所有多晶硅都被去除，如图10所示，隔离层是在左侧贴靠着隧道氧化物的第二部分55和在右侧贴靠着对应隧道氧化物部分的一些较小多晶硅区。隔离层63和65都是小长条的多晶硅，在干蚀刻过程中它们可以隐藏，同时在小长条被去除之前蚀刻终止。注意，多晶硅隔离层都是浮动结构，通过隧道氧化物的第三部分与衬底11隔离，以及通过隧道氧化物55的第二部分和隧道氧化物53的第一部分与多晶硅浮栅隔离。
接下来，参见图11，一层低温氧化物(LTO)67施加在隧道氧化物57的第三部分，左多晶硅隔离层63和第一隧道氧化物部53上。虽然仅述及左存储单元，但在对称的右存储单元中也在进行相应的构造。在图12所示的俯视图中，左多晶硅隔离层63可见是U形的，具有与一中心翼75接触的横翼71和73。横翼71和73可见是伸到CVD氧化物层49上的。U形多晶硅隔离层27藉由隧道氧化物部分，主要是垂直的第二部分55而与多晶硅浮栅17绝缘，但沿周向包围并接触浮栅17和多晶硅隔离层63。
在图13中，可见施加一掩膜77以保护LTO氧化物层67。其它氧化物区都从多晶硅浮栅17和10顶部和两个多晶硅浮栅之间的区域上被蚀刻掉。图13中圆圈O部分更详细地示出在图14中。
图14和15示出了已去除图13掩膜的装置。图14所示与图12很象，只是已去除图12的CVD氧化物49，LTO氧化物层67已向后修饰，使横翼71和73的末端部分81和83都露出。这对于这些露出的末端部分在接下来的步骤中与多晶硅浮栅17接触是很重要的。
图15示出了末端部分81和83是如何贴着多晶硅浮栅17的。多晶硅隔离层63以虚线示出，因为它是被LTO氧化物层67覆盖的。矩形实线53表示在多晶硅隔离层63下方的隧道氧化物第一部分。
在图16中，由箭头84表示离子植入，增加在源区43、47和漏区45的次表面施料。源区的施料必须充足，这样电子可以从源区经过隧道氧化物被拉入浮栅区。注意，植入可以通过LTO氧化物层67进行。一旦完成植入，可淀积一接触多晶硅层85，这样左多晶硅隔离层63的露出末端部分81和83如图17所示可与多晶硅浮栅17接触。因而，浮动隔离层63和多晶硅浮栅17通过接触多晶硅层85而电结合。通过作用到控制栅上的编程电压而从源43拉出的电荷藉由隧穿作用可进入左多晶硅隔离层63和左多晶硅浮栅17之间的隧道氧化物。通过隧道氧化物的电荷隧穿可能进入多晶硅浮栅17或多晶硅隔离层63。无论在哪种情况下，电荷都是经过接触多晶硅层85分配在多晶硅中，这样多晶硅隔离层63和多晶硅浮栅17具有相同的电势。
在图18的俯视图中，可见如图1所示的一对并排的浮栅存储单元装置，但还没有施加最终的氧化物涂层和淀积控制多晶硅顶层。在图18中，左存储单元装置91与右存储单元装置91对称。类似的，左装置92和94与右存储单元装置96和98是对称地相对的。右存储单元装置是左存储单元装置的镜像，所以仅描述左存储单元装置。左存储单元装置可见具有由接触多晶硅层85包围的多晶硅浮栅17。U形隔离层63在末端部分81和83电连接到多晶硅浮栅17上。多晶硅浮动隔离层63藉由隧道氧化物层与多晶硅浮栅17分离。第二部分55是在多晶硅浮动隔离层左边的垂直段。
左、右存储单元将单独操作，以从各个存储单元的衬底向多晶硅浮栅和多晶硅隔离层传递电荷的形式存储两个二进位数据。在存储单元装置顶部施加一层ONO绝缘层之后，形成一层控制多晶硅层，然后其被切成一对带，一条带覆盖存储单元装置91，92和94，第二条平行的多晶硅带覆盖存储单元装置93，96和98。编程电压作用于控制栅，这样电荷可从源排出，经过隧道氧化物进入由多晶硅浮栅17和多晶硅隔离层63之间的电接触而形成的浮动结构。作用于控制栅的一反向电压驱动来自浮动结构的电荷回到硅衬底的源电极中。
在图18所示的构造中，相邻存储单元装置可以非常近的隔开，并且由于装置是对称的，两个隔离且相同的存储单元装置可以制造在隔离区之间的一空间中，而不会比类似隔离区之间所制造的单个存储单元大。相邻装置对可以在纵向上对准以制成矩形阵列装置。
在上述的实施例中，一对并排设置的多晶硅台面在制造工艺的初步阶段形成，如图3所示。这些台面成为两个存储晶体管的浮栅结构的多个部分。然而，可以改变该工艺而在如下所述的另一实施例中在工艺的后阶段或中间阶段形成并排的多晶硅浮栅结构。
在图19中，衬底111具有一由在一单体中的多晶硅局部层119覆盖的栅氧化物层115，其中，在隔离区域113之间形成一活性区。通过掩膜和蚀刻一大于可能在大部分芯片或掩膜上延伸的层而形成多晶硅体119。单个多晶硅体119作为一用于植入部121、123的对准掩膜的部分，该植入部与图1中的植入部21和23对应，而形成用于将来的一对MOS存储晶体管的次表面电极，如源。单体119可以在较后阶段分出，这样植入部121和123可以在多晶硅层119的相对端形成相同类型的电极。另一电极，即漏形成在单体分出的位置。
具有很薄厚度的隧道氧化物薄层133置于多晶硅层119和衬底121、123上。氧化物厚度与先前设定的隧道氧化物厚度相同。第二多晶硅层130直接置于隧道氧化物层133上。
在图20中，多晶硅层130可见向后蚀刻到隧道氧化物薄层的高度，而在多晶硅体119的周围留下周边多晶硅带，包括一对与多晶硅体119横向相对边相邻的多晶硅隔离层127和129。这些隔离层具有与图1所示隔离层相同的形状和尺寸，并且将成为与图1中的浮动隔离层27和29对应的浮栅结构的局部。垂直隧道氧化物壁128将多晶硅隔离层127、129与主多晶硅体119隔开，主多晶硅体此时已完全由氧化物包围。隧道氧化物也在隔离层127、129下方延伸，而将隔离层与衬底111隔开。
在图21中，一层LTO氧化物137置于图20所示结构上并且在隔离区113之间的区域中。为了修整多晶硅体119中心区上的LTO层，施加一抗蚀掩膜136并设有一中心孔，但盖住隔离层127、129并且向内延伸一小段距离，如同掩膜77用于修整图13中的LTO氧化物67一样。
在图22中，LTO氧化物137分成在多晶硅隔离层127上的左部和在多晶硅隔离层129上的右部，并且多晶硅体119具有在这两个LTO部分之间的露出区。在图23的俯视图中，隔离层127和129是包围多晶硅体119的连续多晶硅带128的局部，但由图中虚线所示包围多晶硅体119的薄隧道氧化物层133与之分开。
将图23A和图23B的截面图进行比较，可见主多晶硅体119由薄氧化物层133，特别是垂直部分128，与多晶硅隔离层127和129分开。主体119由栅氧化物115与衬底111分开。在图23B中，LTO氧化物层137在图23A所示的结构的截面上。LTO横向向外延伸，与图18类似。
图24示出了施加于图22结构上的抗蚀掩膜140。该掩膜具有一中心孔142，用于将多晶硅体分成两个大致相等的台面，并在两个台面之间留出一空间。一旦进行蚀刻，将多晶硅体的中心部分带到衬底111的表面，在中心区形成一植入部，如图16所示生成一施料区45。并排存储单元晶体管的构造接着图16生成接触多晶硅层85，即包围各个台面的第三多晶硅层，如图17和18所示。接触多晶硅层85可保证各台面和其相关的多晶硅隔离层电势相同，即使隧道氧化物将这两者隔开。通过在接触多晶硅层和浮栅多晶硅层以及多晶硅隔离层上增设一绝缘ONO层，而制成两个装置。另一多晶硅层，即在绝缘层上的第四多晶硅层可形成控制电极。最后，控制电极以通常方式由绝缘件保护。
Claims (20)
1.一种半导体多位、非易失性存储结构，包括：
一对制造在一共用施料半导体衬底上的并排浮栅存储单元装置，一个所述装置在一共用中心衬底区的左侧，一个所述装置在其右侧；各所述装置具有至少一面对中心多晶硅体的侧壁隔离层，所述装置与所述衬底绝缘，具有左、右边；所述左侧装置具有一与所述左边上的所述中心多晶硅体由隧道氧化物隔离的多晶硅浮栅，所述右侧装置具有一与所述右边上的所述中心多晶硅体由隧道氧化物隔离的浮动多晶硅隔离层，各所述装置具有一衬底施料区以形成向外邻近各所述多晶硅隔离层的电极和在所述共用中心衬底区的共用电极，各所述装置具有一多晶硅连接件以电连接所述中心多晶硅体和连接所述面对的多晶硅隔离层，在所述中心多晶硅体顶部的一控制电极的影响下，以电荷传递到所述连接的浮动多晶硅隔离层和所述中心多晶硅体上并且传出的方式，将电荷连通和撤离所述衬底，所述两个存储单元能够单独存储两个二进位数据，所述浮动多晶硅隔离层和所述中心多晶硅体两者具有相同的电势。
2.如权利要求所述1所述的存储结构，其特征在于，所述多晶硅连接件是各存储单元上的多晶硅层，所述存储单元与各多晶硅隔离层和所述中心多晶硅体一部分接触，且使所述隔离层和多晶硅体导电处于一相同电势。
3.如权利要求2所述的存储结构，其特征在于，一第二多晶硅层是在各多晶硅隔层顶部和所述面对中心多晶硅体的一部分的所述控制电极，并且由一氧化物层与其分离，其中，作用于所述第二多晶硅层的电压信号使电荷从一施料衬底区隧入所述下层多晶硅隔离层和面对多晶硅体。
4.如权利要求1所述的存储结构，其特征在于，所述并排浮栅存储单元装置对设置在相对的隔离区之间。
5.如权利要求1所述的存储结构，其特征在于，所述并排浮栅存储单元装置在所述共用中心衬底施料区周围对称地设置。
6.如权利要求1所述的存储结构，其特征在于，所述浮栅存储单元装置以两个分开且不同的电可擦可编程只读存储单元的方式被编程和擦除。
7.如权利要求6所述的存储结构，其特征在于，所述浮栅存储单元装置都在一存储阵列中。
8.一种半导体多位、非易性存储结构，包括：
至少一列成对的制造在一共用施料半导体衬底上的对称并排浮栅存储单元装置，各所述装置在一对称平面的一侧具有一中心多晶硅体，所述中心多晶硅体具有由隧道氧化物与之隔开的多晶硅隔离层，在所述多晶硅隔离层下方的所述衬底中有一第一电极，在所述并排装置的所述多晶硅体之间在所述衬底上设有一第二电极并由所述多晶硅体共享，以及与所述多晶硅体绝缘并且在其顶部的第三电极，所述中心多晶硅体电连接到所述相邻多晶硅隔离层上，各所述装置通过所述第三电极将电荷连通到所述衬底并撤离所述衬底而且进入所述中心多晶硅体和相邻多晶硅隔离层而存储电荷。
9.如权利要求8所述的存储结构，其特征在于，所述隧道氧化物的至少一部分在所述中心多晶硅体和所述相邻多晶硅隔离层之间垂直延伸。
10.如权利要求8所述的存储结构，其特征在于，所述并排存储单元装置与所述列的方向直交，从而形成一存储器阵列。
11.一种同时制造一对紧密隔开、并排的非易失性存储晶体管的方法，包括：
在一半导体衬底上淀积并排浮栅，所述浮栅具有紧密隔开的横向内边和末端的横向外边，各所述浮栅具有横向向外且相邻的导电隔离层，所述隔层与所述浮栅由隧道氧化物隔开；
在所述导电隔离层下方将源区植入所述衬底；
在所述并排浮栅之间将一共享漏区植入所述衬底；
淀积一导电区沿周向包围和接触所述浮栅和所述导电隔离层两者的部分，形成由隧道氧化物隔开的一等电势区；以及
在所述浮栅和导电隔离层上淀积一绝缘隔开的控制层，从而一作用于所述控制层上的编程电压可从一源区排出电荷，经过所述隧道氧化物进入所述浮栅和相邻导电隔离层。
12.如权利要求11所述的方法，其特征在于，进一步使所述并排浮栅对横向对准。
13.如权利要求12所述的方法，其特征在于，进一步使横向对准浮栅对纵向对准。
14.如权利要求11所述的方法，其特征在于，藉由所述浮栅所述源的植入是自对准的。
15.如权利要求11所述的方法，其特征在于，将所述并排存储晶体管制造成对称的镜像对，并具有一伸过所述植入漏区的对称平面。
16.一种同时制造一对紧密隔开的并排非易性存储晶体管对的方法，包括：
在一半导体衬底上，在一隔离区的边界中，由一第一淀积多晶硅层形成一单多晶硅体，所述单体具有相对的横向边，并且具有植入所述衬底与所述边对准的源区；
在整个所述多晶硅体上以及所述源区上的所述衬底上设置一层隧道氧化物；
在所述隧道氧化物层上淀积一第二多晶硅层，然后去除除了所述多晶硅单体的相对横边上的相对多晶硅隔离层之外的所述第二多晶硅层；
用横向向外伸过所述隔离区边界的绝缘层覆盖所述多晶硅隔离层；
在相对多晶硅隔离层之间的中心区蚀刻所述多晶硅体，将所述多晶硅体分成两个并排浮栅；
将一中心漏区植入所述并排浮栅之间的所述衬底；
淀积一导电区沿周向包围和接触所述浮栅和所述导电隔离层两者的部分，形成由隧道氧化物隔开的一等电势区；以及
在各所述浮栅和导电隔离层上淀积一绝缘隔开的控制层，从而一作用于所述控制层上的编程电压可从一源区排出电荷，经过所述隧道氧化物进入所述浮栅和相邻多晶硅隔离层。
17.如权利要求16所述的方法，其特征在于，将所述并排存储晶体管制造成对称的镜像对，并具有一伸过所述植入漏区的对称平面。
18.如权利要求16所述的方法，其特征在于，采用所述多晶硅体相对横边对准而使所述源对准。
19.如权利要求16所述的方法，其特征在于，沿周向包围和接触所述浮栅和所述导电隔离层两者的所述导电区是一第三多晶硅层的部分。
20.如权利要求16所述的方法，其特征在于，所述控制层由一第四多晶硅层绝缘地在各所述浮栅上隔开。
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