CN1794197A - 双重同步系统和双重同步系统的操作方法 - Google Patents

Abstract

一种双重同步系统(1)具有第一系统(1a)和与第一系统(1a)同步操作的第二系统(1b)。第一和第二系统(1a、1b)彼此相连。第一系统(1a)包括：第一存储器(4a)；第一存储器控制器(6a)；和第一DMA引擎(10a)。第二系统(1b)包括：第二存储器(4b)；第二存储器控制器(6b)；和第二DMA引擎(10b)。在向存储器控制器(6)发送读命令时，每个DMA引擎(10)可以将读命令的源设置为第一DMA引擎(10a)或第二DMA引擎(10b)。存储器控制器(6)响应读命令，从存储器(4)中读出数据，并将读出的数据发送回读出命令中指示的源。

Description

双重同步系统和双重同步系统的操作方法

技术领域

本发明涉及一种双重同步系统。具体地，本发明涉及一种双重同步系统和一种在双重同步系统中复制存储器内容的方法。

背景技术

容错(FT)计算已知是一种提供高可靠性的计算机。在FT计算机中，构成系统的硬件模块是双重的或多重的，并控制这些硬件模块，从而彼此同步地进行操作。此后，将诸如FT计算机系统的系统称为“双重同步系统”。根据双重同步系统，即使在特定的部分(模块)中发生故障时，仍然可以通过分离故障模块，在正常模块中继续处理。也就是说，双重同步系统具有出色的容错性和可用性(例如，参见日本未审公开专利申请JP-P-平成10-293697)。

双重同步系统由第一系统和第二系统构成。在正常操作中，控制存储在两个系统的主存储器中的数据总是彼此一致。另一方面，在系统启动或系统故障之后的系统恢复时，存储在两个系统的主存储器中的数据不一致。因此，需要尽可能快地将一个系统的主存储器中的数据复制到另一系统的主存储器中，由此使两个系统彼此一致。

当在数据恢复处理期间正常操作作为复制源的一个系统时，更新存储在所述一个系统的主存储器中的数据。因此，需要在数据恢复处理期间，中止整个双重同步系统的操作。由于用于数据恢复的时间的增加对服务造成干扰，中止时间段最好尽可能地短。具体地，近年来主存储器的容量不断增加，因此在两个系统之间的数据复制所需的时间越来越长。此后，将数据复制所需的时间称为“存储器复制时间”。此外，与LSI中的数据传送性能相比，连接在系统之间的数据链路路径的传送性能较低。这也是引起存储器复制时间增加的因素之一。需要减少存储器复制时间和缩短双重同步系统的中止时间段。

发明内容

因此，本发明的一个目的是提供一种能够减少存储器复制时间的双重同步系统及其操作方法。

本发明的另一目的是提供一种能够缩短系统操作的中止时间段的双重同步系统及其操作方法。

本发明的另一目的是提供一种双重同步系统及其操作方法，即使在一个系统的DMA引擎故障时，仍能在两个系统之间复制数据。

本发明的另一目的是提供一种双重同步系统及其操作方法，即使在连接在两个系统之间的部分数据路径故障时，仍能在两个系统之间复制数据。

在本发明的第一方案中，提出了一种双重同步系统。所述双重同步系统具有第一系统和与所述第一系统同步操作的第二系统。所述第一系统和所述第二系统通过多条数据链路路径彼此相连。所述第一系统包括：第一存储器；控制对所述第一存储器的读/写的第一控制器；和访问所述第一控制器的第一DMA引擎。所述第二系统包括：第二存储器；控制对所述第二存储器的读/写的第二控制器；和访问所述第二控制器的第二DMA引擎。在发送其中表示源是所述第一控制器和所述第二控制器中的任意一个的读命令时，所述第一DMA引擎和所述第二DMA引擎中的每一个将所述源设置为所述第一DMA引擎和所述第二DMA引擎中的任意一个。配置所述第一控制器，响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送回所述源。配置所述第二控制器，响应所述读命令，从所述第二存储器中读出数据，并将读出的数据发送回所述源。

在从所述第一存储器到所述第二存储器的数据复制中，所述第一DMA引擎不仅向所述第一控制器发送其中将所述源设置为所述第一DMA引擎的第一读命令，还向其发送其中将所述源设置为所述第二DMA引擎的第二读命令。所述第一控制器分别响应所述第一读命令和所述第二读命令，从所述第一存储器中读出数据，并将读出的数据分别发送给所述第一DMA引擎和所述第二DMA引擎。所述第一DMA引擎和所述第二DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。如上所述，由于在数据复制操作中同时使用了所述第一DMA引擎和所述第二DMA引擎，整体改善了存储器数据的复制速度，并因而减少了存储器复制所需的总时间。因此，能够缩短系统的中止时间段。

所述第一控制器响应所述第一读命令，读出存储在所述第一存储器中的第一地址组中的数据，并响应所述第二读命令，读出存储在所述第一存储器中的不同于所述第一地址组的第二地址组中的数据。所述第一地址组可以是奇地址组和偶地址组之一，以及所述第二地址组可以是所述奇地址组和所述偶地址组中的另一个。

在从所述第一存储器到所述第二存储器的数据复制中，在所述第一DMA引擎故障的情况下，所述第二DMA引擎向所述第一控制器发送其中将所述源设置为所述第二DMA引擎的读命令。所述第一控制器响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送回所述第二DMA引擎。所述第二DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。如上所述，即使在所述第一DMA引擎故障时，仍能在两个系统之间复制数据。

在从所述第一存储器到所述第二存储器的数据复制中，在所述第二DMA引擎故障的情况下，所述第一DMA引擎向所述第一控制器发送其中将所述源设置为所述第一DMA引擎的读命令。所述第一控制器响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送回所述第一DMA引擎。所述第一DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。如上所述，即使在所述第二DMA引擎故障时，仍能在两个系统之间复制数据。

此外，在从所述第一存储器到所述第二存储器的数据复制中，所述第一DMA引擎可以向所述第一控制器发送其中将源设置为所述第二DMA引擎的读命令。所述第一控制器响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送给所述第二DMA引擎。所述第二DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。

即使在多条数据链路路径中的至少一些发生故障时，仍能通过应用前述任一操作，在两个系统之间复制数据。

在本发明的第二方案中，提出了一种DMA引擎。所述DMA引擎位于具有第一系统和与所述第一系统同步操作的第二系统的双重同步系统中。所述DMA引擎可以通过将表示所述第一系统中的DMA引擎的第一ID和表示所述第二系统中的DMA引擎的第二ID指定为命令的源的ID，来发出所述命令。

在本发明的第三方案中，提出了一种双重同步系统的操作方法。根据所述方法，在从第一存储器到第二存储器的数据复制中，使用第一DMA引擎和第二DMA引擎中的至少一个。可以同时使用所述第一DMA引擎和所述第二DMA引擎。在这种情况下，所述第一DMA引擎和所述第二DMA引擎之一用于读出存储在所述第一存储器中的奇地址组中的数据，而所述第一DMA引擎和所述第二DMA引擎中的另一个用于读出存储在所述第一存储器中的偶地址组中的数据。或者，将所述第一DMA引擎和所述第二DMA引擎中未发生故障的一个用作所述至少一个DMA引擎。

根据本发明的双重同步系统及其操作方法，减少了存储器复制时间。

根据本发明的双重同步系统及其操作方法，缩短了系统操作的中止时间段。

根据本发明的双重同步系统及其操作方法，即使在一个系统的DMA引擎故障时，仍能在两个系统之间复制数据。

根据本发明的双重同步系统及其操作方法，即使在连接在两个系统之间的部分数据路径故障时，仍能在两个系统之间复制数据。

附图说明

图1是示出了根据本发明的双重同步系统的结构的方框图；

图2是示出了根据本发明的DMA引擎的结构的概念图；

图3是示出了根据本发明的分组的内容的示意图；

图4示出了本发明第一实施例中的处理流程；

图5是示出了本发明第一实施例中的配置寄存器的内容的示意图；

图6是示出了本发明第一实施例中的读出分组的内容的示意图；

图7是示出了本发明第一实施例中的完成分组的内容的示意图；

图8示出了本发明第二实施例中的处理流程；

图9是示出了本发明第二实施例中的配置寄存器的内容的示意图；

图10是示出了本发明第二实施例中的读出分组的内容的示意图；

图11示出了本发明第三实施例中的处理流程；

图12是示出了本发明第三实施例中的配置寄存器的内容的示意图；

图13是示出了本发明第三实施例中的读出分组的内容的示意图；

图14示出了本发明第四实施例中的处理流程；

图15是示出了本发明第四实施例中的配置寄存器的内容的示意图；以及

图16是示出了本发明第四实施例中的读出分组的内容的示意图。

具体实施方式

下面，将参照附图，对根据本发明的双重同步系统及所述双重同步系统中的复制方法进行描述。

图1是示出了根据本发明的双重同步系统1的结构的方框图。双重同步系统1包括第一系统1a和第二系统1b。第一系统1a和第二系统1b彼此同步地进行操作。

第一系统1a具有控制LSI 2a、CPU 3a和主存储器4a。控制LSI2a与CPU 3a和主存储器4a相连。控制LSI 2a包括CPU控制器5a、存储器控制器6a、路由器7a、IO比较器8a、IO控制器9a、DMA引擎10a、IB(对内(In-Bound))链路控制器11a和OB(对外(Out-Bound))链路控制器12a。

第二系统1b具有与第一系统1a相同的结构。即，第二系统1b具有控制LSI 2b、CPU 3b和主存储器4b。控制LSI 2b与CPU 3b和主存储器4b相连。控制LSI 2b包括CPU控制器5b、存储器控制器6b、路由器7b、IO比较器8b、IO控制器9b、DMA引擎10b、IB链路控制器11b和OB链路控制器12b。

CPU控制器5控制对CPU 3的连接总线。存储器控制器6控制对存储器4的存取(读/写)。路由器7具有控制路由的功能，将每个请求路由到CPU系统、存储器系统和IO系统中的任一个。IO控制器9控制对IO设备的连接总线。

第一系统1a和第二系统1b通过多条数据链路路径13a、13b、14a和14b彼此相连。每条数据链路路径13用于从IO侧到CPU/存储器侧的对内数据传送，而每条数据链路路径14用于从CPU/存储器侧到IO侧的对外数据传送。IB链路控制器11控制对内数据传送(此后，称为IB数据传送)。另一方面，OB链路控制器12控制对外数据传送(此后，称为OB数据传送)。

从第一系统1a到第二系统1b的IB数据传送通过IB链路控制器11a、数据链路路径13a和OB链路控制器12b来执行。从第一系统1a到第二系统1b的OB数据传送通过OB链路控制器12a、数据链路路径14a和IB链路控制器11b来执行。从第二系统1b到第一系统1a的IB数据传送通过IB链路控制器11b、数据链路路径13b和OB链路控制器12a来执行。从第二系统1b到第一系统1a的OB数据传送通过OB链路控制器12b、数据链路路径14b和IB链路控制器11a来执行。IO比较器8在操作中将自身系统的对外存取与来自另一系统的对外存取进行比较。

DMA引擎(DMA控制器)10控制DMA传送。在DMA(直接存储器存取)传送中，直接在I/O设备和存储器4之间传送数据，而不涉及CPU 3。第一系统1a的DMA引擎10a能够通过路由器7a访问存储器控制器6a。DMA引擎10a还能通过IB链路控制器11a访问第二系统1b的存储器控制器6b。第二系统1b的DMA引擎10b能够通过路由器7b访问存储器控制器6b。DMA引擎10b还能通过IB链路控制器11b访问第一系统1a的存储器控制器6a。

图2更为详细地示出了根据本发明的DMA引擎10的结构。根据本发明的DMA引擎10具有配置寄存器20。设置(寄存)在配置寄存器20中的是“DMA操作模式”、“复制源ID”、“复制目的地ID”、“存储器复制起始地址”、“大小”和“控制数据(信息)”。对于“DMA操作模式”，可以设置以下三类：1、双系统主模式2、双系统从模式；以及3、单系统主模式。稍后，将详细描述每个模式的操作。设置在“复制源ID”中的是主存储器4的ID，作为复制源，而设置在“复制目的地ID”中的是主存储器4的ID，作为复制目的地。将开始复制的头地址设置在“存储器复制起始地址”中。将要复制的存储器区域的大小设置在“大小”中。DMA引擎10在更新目标地址时，发出与大小一样多的读命令。设置在“控制数据”中的是“伪装设置”、DMA开始位等。稍后，将详细描述伪装设置。在将DMA开始位设置为开时，开始DMA操作。

由CPU 3执行配置寄存器20的上述设置。即，第一系统1a的DMA引擎10a具有配置寄存器20a，由CPU 3a或CPU 3b执行对配置寄存器20a的设置。同样，第二系统1b的DMA引擎10b具有配置寄存器20b，由CPU 3b或CPU 3a执行对配置寄存器20b的设置。

在上述双重同步系统1中，通过传送分组来执行从一个组件对另一个组件的请求(命令)。在以下的描述中，将命令发出侧(即分组传输侧)称为“源”。另一方面，将分组接收侧称为“目标”。

图3示出了用在根据本发明的双重同步系统1中的分组的内容。配置分组由CPU 3产生，以便进行配置寄存器20中的设置。配置分组包括作为表示目标的ID的“目标ID”、作为表示源的ID的“源ID”、由CPU 3发出的“配置写命令”、“寄存器地址”和设置在配置寄存器20中的“寄存器数据”。读分组由DMA引擎10产生，以便从主存储器4中读出数据。读分组包括“目标ID”、“源ID”、由DMA引擎10发出的“DMA存储器复制读命令”和“存储器地址”。完成分组由存储器控制器6发出。完成分组包括“目标ID”、“源ID”、由存储器控制器6发出的“完成命令”、“存储器地址”和从主存储器4读出的“存储器数据”。写分组由DMA引擎10产生，以便将数据写入主存储器4。写分组包括“目标ID”、“源ID”、由DMA引擎10发出的“DMA存储器复制写命令”、“存储器地址”和“存储器数据”。

CPU 3可以分别向第一系统1a的DMA引擎10a(第一DMA引擎)和第二系统1b的DMA引擎10b(第二DMA引擎)传输配置分组。通过配置写命令来执行对应配置寄存器20的设置。

在DMA操作中，DMA引擎10可以向第一系统1a的存储器控制器6a和第二系统1b的存储器控制器6b发送读分组(读命令)。在读分组中，将目标ID设置为与配置寄存器20中指示的复制源ID相对应的存储器控制器6。

存储器控制器6从DMA引擎10接收读分组。响应DMA存储器复制读命令(读命令)，存储器控制器6从对应的主存储器4中读出数据。在读出数据之后，存储器控制器6向路由器7发送完成分组。这里，存储器控制器6交换读分组中指示的目标ID和源ID，并将其设置为完成分组的目标ID和源ID。换句话说，将完成分组t的源ID设置为读分组的目标ID，而将完成分组的目标ID设置为读分组的源ID。

在接收到完成分组时，路由器7检查目标ID。然后，根据目标ID，路由器7将完成分组转发给其自身系统的DMA引擎10或通过OB链路控制器12转发给另一系统的DMA引擎10。

在接收到完成分组时，DMA引擎10输出写分组(写命令)。在写分组中，将目标ID设置为与配置寄存器20中指示的复制目的地ID相对应的存储器控制器6。存储器控制器6接收写分组。响应DMA存储器复制写命令(写命令)，存储器控制器6将存储器数据写入对应的主存储器4。

如上所述，在DMA操作中执行从一个系统的主存储器4到另一系统的主存储器4的数据复制。根据本发明，DMA引擎10能够将读分组的源设置为第一DMA引擎10a或第二DMA引擎10b。例如，第一系统1a的第一DMA引擎10a不仅能够发送其中将源设置为第一DMA引擎10a的读分组，而且可以发送其中将源设置为第二DMA引擎10b的读分组。在这种情况下，其中将源设置为第二DMA引擎10b的读分组是“伪装分组”。接收伪装分组的存储器控制器6解译出作为读分组的伪装分组是由第二DMA引擎10b传输过来的。因此，不向第一DMA引擎10a而向第二DMA引擎10b传输响应于伪装分组的完成分组。根据配置寄存器20中的“伪装设置”设置执行何种伪装(参见图2)。

此后，将利用一些示例，详细解释根据本发明的双重同步系统1和DMA引擎10的操作和效果。在以下示例中，将描述在第二系统1b的CPU 3b从故障恢复之后，将数据从第一系统1a的主存储器4a(复制源)向第二系统1b的主存储器4b(复制目的地)复制数据的情形。

                    第一实施例

在第一实施例中，同时使用第一DMA引擎10a和第二DMA引擎10b(双系统模式)。图4示出了根据本实施例的处理流程。

首先，第一系统1a的CPU 3a确定第一DMA引擎10a和第二DMA引擎10b可用，并且在数据链路路径13和14上未发生错误。然后，CPU 3a向第一DMA引擎10a传输配置分组(步骤S11-1)。同时，CPU 3a通过数据链路路径14a(对外)向第二DMA引擎10b传输配置分组(步骤S11-2)。由此，执行对配置寄存器20a和配置寄存器20b的设置。

图5示出了所设置的配置寄存器20a和20b的内容。在配置寄存器20a中，将DMA操作模式设置为“双系统主模式”。另一方面，在配置寄存器20b中，将DMA操作模式设置为“双系统从模式”。也就是说，在本实施例中，第一系统1a用作主机，而第二系统1b用作从机。在配置寄存器20a中，将伪装设置设置为“奇/偶”。根据该设置，如稍后所述，根据读地址对应于奇数还是偶数来启用伪装。在配置寄存器20a和20b中，将复制源设置为主存储器4a，以及将复制目的地设置为主存储器4b。在开启DMA开始位时，开始DMA操作。

由于DMA操作模式被设置为“双系统从模式”，第二DMA引擎10b不产生读分组。另一方面，由于DMA操作模式被设置为“双系统主模式”，第一DMA引擎10a根据伪装设置产生读分组，并输出所产生的读分组。

图6示出了由第一DMA引擎10a产生的读分组的内容。在本实施例中，第一DMA引擎10a产生两类读分组。例如，将第一读分组的源设置为第一DMA引擎10a，而将第二读分组的源设置为第二DMA引擎10b。换句话说，第二读分组是“伪装分组”。在这两类分组中，根据配置寄存器20a中指示的复制源ID(主存储器4a)，将目标设置为存储器控制器6a。而且，第一读分组与主存储器4a中的奇地址组相关，而第二读分组与主存储器4a中的偶地址组相关。在这种情况下，第一读分组用于读出存储在奇地址组中的数据。另一方面，第二读分组用于读出存储在偶地址组中的数据。应当注意，第一读分组可以与偶地址组相关，而第二读分组可以与奇地址组相关。

参照图4，第一DMA引擎10a通过路由器7a向存储器控制器6a发送所产生的第一读分组和第二读分组(步骤S12)。当存储器控制器6a接收到第一读分组时，存储器控制器6a响应DMA存储器复制读命令，从主存储器4a的奇地址中读出读取数据。然后，存储器控制器6a向路由器7a发送包括读出数据的第一完成分组(步骤S13)。同样，当存储器控制器6a接收到第二读分组时，存储器控制器6a响应DMA存储器复制读命令，从主存储器4a的偶地址中读出读取数据。然后，存储器控制器6a向路由器7a发送包括读出数据的第二完成分组(步骤S13)。

图7示出了从存储器控制器6a输出的第一完成分组和第二完成分组的内容。存储器控制器6a交换读分组中指示的目标ID和源ID，并将其设置为完成分组的目标ID和源ID。即，在第一完成分组中，将目标设置为第一DMA引擎10a，将源设置为存储器控制器6a。在第二完成分组中，将目标设置为第二DMA引擎10b，将源设置为存储器控制器6a。

参照图4，当接收到完成分组时，路由器7a检查其目标ID。当路由器7a接收到第一完成分组时，即，当目标是第一DMA引擎10a时，路由器7a通过IO比较器8a将第一完成分组转发回第一DMA引擎10a(步骤S14-1)。另一方面，当路由器7a接收到第二完成分组时，即，当目标是第二DMA引擎10b时，路由器7a将第二完成分组转发给OB链路控制器12a。结果，将第二完成分组通过数据链路路径14a、IB链路控制器11b和IO比较器8b传输给第二DMA引擎10b(步骤S14-2)。

当接收到第一完成分组时，第一DMA引擎10a产生写分组。在写分组中，根据配置寄存器20a中指示的复制目的地ID(主存储器4b)，将目标设置为存储器控制器6b。因此，将从第一DMA引擎10a输出的写分组通过IB链路控制器11a、数据链路路径13a、OB链路控制器12b和路由器7b传输给存储器控制器6b(步骤S15-1)。当接收到写分组时，存储器控制器6b响应DMA存储器复制写命令，将读出数据写入主存储器4b的奇地址。

其操作模式被设置为“双系统从模式”的DMA引擎10只产生写分组。即，当接收到完成分组时，第二DMA引擎10b产生写分组。在写分组中，根据配置寄存器20b中指示的复制目的地ID(主存储器4b)，将目标设置为存储器控制器6b。因此，将从第二DMA引擎10b输出的写分组通过路由器7b传输给存储器控制器6b(步骤S15-2)。当接收到写分组时，存储器控制器6b响应DMA存储器复制写命令，将读出数据写入主存储器4b的偶地址。

通过上述DMA操作，将存储器数据从主存储器4a复制到主存储器4b。在前述示例中，根据目标地址指示奇数还是偶数来产生伪装分组。但是，伪装设置并不局限于此。例如，将主存储器4的存储空间分为两部分，并提供两个起始地址。第一读分组与第一地址组相关，而第二读分组与不同于第一地址组的第二地址组相关。

根据上述本实施例，由于第一DMA引擎10a产生伪装分组，能够通过同时使用第一DMA引擎10a和第二DMA引擎10b来执行数据复制。在上述示例中，第二DMA引擎10b起到产生与第二完成分组相对应的写分组的作用。结果，减少了第一DMA引擎10a上的负载。因此，整体改善了存储器数据的复制速度，因此减少了存储器复制所需的总时间。即，能够缩短系统操作的中止时间段。

此外，通过数据链路路径13a向存储器控制器6b传输由第一DMA引擎10a产生的写分组，并通过数据链路路径14a向第二DMA引擎10b传输第二完成分组。换句话说，可以通过同时使用数据链路路径13a和14a，来执行系统之间的传输，即数据复制。结果，整体改善了存储器数据的复制速度，因此减少了存储器复制所需的总时间。因此，能够缩短系统操作的中止时间段。

此外，由于第一DMA引擎10a产生伪装分组，第二DMA引擎10b不必发出任何读分组(读命令)。换句话说，不需要从第二DMA引擎10b通过IB链路控制器11b、数据链路路径13b、OB链路控制器12a和路由器7a向存储器控制器6a传输读命令。省略了在系统之间传输读命令。结果，整体改善了存储器数据的复制速度，因此减少了存储器复制所需的总时间。因此，能够缩短系统操作的中止时间段。

                       第二实施例

第二实施例所描述的是第一系统1a的第一DMA引擎10a发生故障的情况。在这种情况下，只使用未发生故障的第二DMA引擎10b(单系统模式)。图8示出了根据本实施例的处理流程。

首先，第一系统1a的CPU 3a检测到第一DMA引擎10a的故障，并确认第二DMA引擎10b可用，且数据链路路径13和14上未发生错误。之后，CPU 3a通过数据链路路径14a(对外)向第二DMA引擎10b发送配置分组(步骤S21)。由此，执行对配置寄存器20b的设置。

图9示出了所设置的配置寄存器20b的内容。在配置寄存器20b中，将DMA操作模式设置为“单系统主模式”。此外，在配置寄存器20b中，将复制源设置为主存储器4a，而将复制目的地设置为主存储器4b。当DMA操作模式被设置为“单系统主模式”时，伪装设置不可用。当开启DMA开始位时，开始DMA操作。

第二DMA引擎10b产生读分组。图10示出了由第二DMA引擎10b产生的读分组的内容。将读分组的源设置为第二DMA引擎10b。根据配置寄存器20b中指示的复制源ID(主存储器4a)，将读分组的目标设置为存储器控制器6a。因此，将从第二DMA引擎10b输出的读分组通过IB链路控制器11b、数据链路路径13b、OB链路控制器12a和路由器7a传输给存储器控制器6a(图8中的步骤S22)。

参照图8，存储器控制器6a接收读分组。当接收到读分组时，存储器控制器6a响应DMA存储器复制读命令，从主存储器4a中读出数据。然后，存储器控制器6a向路由器7a发送包括读出数据的完成分组(步骤S23)。这里，存储器控制器6a交换读分组中指示的目标ID和源ID，并将其设置为完成分组的目标ID和源ID。也就是说，在完成分组中，将目标设置为第二DMA引擎10b，而将源设置为存储器控制器6a。

当接收到完成分组时，路由器7a检查目标ID。由于此时目标是第二DMA引擎10b，路由器7a将完成分组转发给OB链路控制器12a。由此，将完成分组通过数据链路路径14a、IB链路控制器11b和IO比较器8b传输给第二DMA引擎10b(步骤S24)。

当接收到完成分组时，第二DMA引擎10b产生写分组。在写分组中，根据配置寄存器20b中指示的复制目的地ID(主存储器4b)，将目标设置为存储器控制器6b。因此，将从第二DMA引擎10b输出的写分组通过路由器7b传输给存储器控制器6b(步骤S25)。当接收到写分组时，存储器控制器6b响应DMA存储器复制写命令，将读出数据写入主存储器4b。

根据本实施例，如上所述，即使在第一DMA引擎10a发生故障时，仍能将存储器数据从第一主存储器4a复制到第二主存储器4b。

                        第三实施例

第三实施例所描述的是第二系统1b的第二DMA引擎10b发生故障的情况。在这种情况下，只使用未发生故障的第一DMA引擎10a(单系统模式)。图11示出了根据本实施例的处理流程。

首先，第一系统1a的CPU 3a检测到第二DMA引擎10b的故障，并确认第一DMA引擎10a可用，且数据链路路径13和14上未发生错误。之后，CPU 3a向第一DMA引擎10a发送配置分组(步骤S31)。由此，执行对配置寄存器20a的设置。

图12示出了所设置的配置寄存器20a的内容。在配置寄存器20a中，将DMA操作模式设置为“单系统主模式”。此外，在配置寄存器20a中，将复制源设置为主存储器4a，而将复制目的地设置为主存储器4b。当DMA操作模式被设置为“单系统主模式”时，伪装设置不可用。当开启DMA开始位时，开始DMA操作。

第一DMA引擎10a产生读分组。图13示出了由第一DMA引擎10a产生的读分组的内容。将读分组的源设置为第一DMA引擎10a。根据配置寄存器20a中指示的复制源ID(主存储器4a)，将读分组的目标设置为存储器控制器6a。因此，将从第一DMA引擎10a输出的读分组通过路由器7a传输给存储器控制器6a(图11中的步骤S32)。

参照图11，存储器控制器6a接收读分组。当接收到读分组时，存储器控制器6a响应DMA存储器复制读命令，从主存储器4a中读出数据。然后，存储器控制器6a向路由器7a发送包括读出数据的完成分组(步骤S33)。这里，存储器控制器6a交换读分组中指示的目标ID和源ID，并将其设置为完成分组的目标ID和源ID。也就是说，在完成分组中，将目标设置为第一DMA引擎10a，而将源设置为存储器控制器6a。

当接收到完成分组时，路由器7a检查其目标ID。由于此时目标是第一DMA引擎10a，路由器7a将完成分组通过IO比较器8a转发给第一DMA引擎10a(步骤S34)。

当接收到完成分组时，第一DMA引擎10a产生写分组。在写分组中，根据配置寄存器20a中指示的复制目的地ID(主存储器4b)，将目标设置为存储器控制器6b。因此，将从第一DMA引擎10a输出的写分组通过IB链路控制器11a、数据链路路径13a、OB链路控制器12b和路由器7b传输给存储器控制器6b(步骤S35)。当接收到写分组时，存储器控制器6b响应DMA存储器复制写命令，将读出数据写入主存储器4b。

根据本实施例，如上所述，即使在第二DMA引擎10b发生故障时，仍能将存储器数据从第一主存储器4a复制到第二主存储器4b。此外，如图11所示，用在本实施例中的数据链路路径只是数据链路路径13a。因此，本实施例具有对数据链路路径的出色容错性。

                      第四实施例

第四实施例是一类不同于第一实施例的双系统模式。即，同时使用第一DMA引擎10a和第二DMA引擎10b。图14示出了根据本实施例的处理流程。

首先，第一系统1a的CPU 3a确定第一DMA引擎10a和第二DMA引擎10b可用。之后，CPU 3a向第一DMA引擎10a传输配置分组(步骤S41-1)。同时，CPU 3a通过数据链路路径14a(对外)向第二DMA引擎10b传输配置分组(步骤S41-2)。由此，执行对配置寄存器20a和配置寄存器20b的设置。

图15示出了所设置的配置寄存器20a和20b的内容。在配置寄存器20a中，将DMA操作模式设置为“双系统主模式”。另一方面，在配置寄存器20b中，将DMA操作模式设置为“双系统从模式”。也就是说，在本实施例中，第一系统1a用作主机，而第二系统1b用作从机。此外，在配置寄存器20a中，将伪装设置设置为“改变全部”。根据该设置，如稍后所述，伪装所有读分组。此外，在配置寄存器20a和20b中，将复制源设置为主存储器4a，以及将复制目的地设置为主存储器4b。在开启DMA开始位时，开始DMA操作。

由于DMA操作模式被设置为“双系统从模式”，第二DMA引擎10b不输出任何读分组。另一方面，由于DMA操作模式被设置为“双系统主模式”，第一DMA引擎10a根据上述伪装设置产生读分组，并输出所产生的读分组。

图16示出了由第一DMA引擎10a产生的读分组的内容。在本实施例中，所有读分组都是“伪装分组”。换句话说，将所有读分组的源设置为第二DMA引擎10b。根据配置寄存器20a中指示的复制源ID(主存储器4a)，将所有读分组的目标设置为存储器控制器6a。因此，将从第一DMA引擎10a输出的读分组通过路由器7a传输给存储器控制器6a(图14中的步骤S42)。

参照图14，存储器控制器6a接收读分组。当接收到读分组时，存储器控制器6a响应DMA存储器复制读命令，从主存储器4a中读出数据。然后，存储器控制器6a向路由器7a发送包括读出数据的完成分组(步骤S43)。这里，存储器控制器6a交换读分组中指示的目标ID和源ID，并将其设置为完成分组的目标ID和源ID。也就是说，在完成分组中，将目标设置为第二DMA引擎10b，而将源设置为存储器控制器6a。

当接收到完成分组时，路由器7a检查目标ID。由于此时目标是第二DMA引擎10b，路由器7a将完成分组转发给OB链路控制器12a。由此，将完成分组通过数据链路路径14a、IB链路控制器11b和IO比较器8b传输给第二DMA引擎10b(步骤S44)。

当接收到完成分组时，第二DMA引擎10b产生写分组。在写分组中，根据配置寄存器20b中指示的复制目的地ID(主存储器4b)，将目标设置为存储器控制器6b。因此，将从第二DMA引擎10b输出的写分组通过路由器7b传输给存储器控制器6b(步骤S45)。当接收到写分组时，存储器控制器6b响应DMA存储器复制写命令，将读出数据写入主存储器4b。

根据本实施例，如图14所示，用在本实施例中的数据链路路径只是数据链路路径14a。因此，本实施例具有对数据链路路径的出色容错性。

此外，由于第一DMA引擎10a产生伪装分组，能够通过同时使用第一DMA引擎10a和第二DMA引擎10b来执行数据复制。在上述示例中，第二DMA引擎10b起到产生与完成分组相对应的写分组的作用。结果，减少了第一DMA引擎10a上的负载。因此，整体改善了存储器数据的复制速度，因此减少了存储器复制所需的总时间。即，能够缩短系统操作的中止时间段。

此外，由于第一DMA引擎10a产生伪装分组，第二DMA引擎10b不必发出任何读分组(读命令)。换句话说，不需要从第二DMA引擎10b通过IB链路控制器11b、数据链路路径13b、OB链路控制器12a和路由器7a向存储器控制器6a传输读命令。省略了在系统之间传输读命令。结果，整体改善了存储器数据的复制速度，因此减少了存储器复制所需的总时间。因此，能够缩短系统操作的中止时间段。

                    第五实施例

当数据链路路径13、14上发生错误时，本发明也是有用的。

在数据链路路径13a发生故障的情况下，可以应用第二或第四实施例。即，当CPU 3a检测到数据链路路径13a的错误时，CPU 3a如第二实施例或第四实施例中那样进行配置寄存器20的设置。如图8或图14所示，在那些实施例中不使用数据链路路径13a。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

在数据链路路径14a发生故障的情况下，可以应用第三实施例。即，当CPU 3a检测到数据链路路径14a的错误时，CPU 3a如第三实施例中那样进行配置寄存器20的设置。如图11所示，在第三实施例中不使用数据链路路径14a。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

在数据链路路径13b发生故障的情况下，可以应用第一、第三和第四实施例。即，当CPU 3a检测到数据链路路径13b的错误时，CPU 3a如第一、第三或第四实施例中那样进行配置寄存器20的设置。如图4、11和14所示，在那些实施例中不使用数据链路路径13b。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

在数据链路路径14b发生故障的情况下，可以应用上述所有实施例。即，当CPU 3a检测到数据链路路径14b的错误时，CPU 3a如前述任一实施例中那样进行配置寄存器20的设置。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

在数据链路路径13a和13b发生故障的情况下，即当与对内有关的所有数据链路路径发生故障时，可以应用第四实施例。即，当CPU 3a检测到数据链路路径13a和13b的错误时，CPU 3a如第四实施例中那样进行配置寄存器20的设置。如图14所示，在第四实施例中不使用数据链路路径13a和13b。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

在数据链路路径14a和14b发生故障的情况下，即当与对外有关的所有数据链路路径发生故障时，可以应用第三实施例。即，当CPU 3a检测到数据链路路径14a和14b的错误时，CPU 3a如第三实施例中那样进行配置寄存器20的设置。如图11所示，在第三实施例中不使用数据链路路径14a和14b。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

在数据链路路径13a和14b发生故障的情况下，可以应用第二或第四实施例。即，当CPU 3a检测到数据链路路径13a和14b的错误时，CPU 3a如第二实施例或第四实施例中那样进行配置寄存器20的设置。如图8或图14所示，在那些实施例中不使用数据链路路径13a和14b。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

在数据链路路径14a和13b发生故障的情况下，可以应用第三实施例。即，当CPU 3a检测到数据链路路径14a和13b的错误时，CPU 3a如第三实施例中那样进行配置寄存器20的设置。如图11所示，在第三实施例中不使用数据链路路径14a和13b。因此，能够将存储器数据从第一主存储器4a复制到第二主存储器4b。

如上所述，根据本发明的双重同步系统1、DMA引擎10及其操作方法，减少了存储器复制时间。因此，缩短了系统操作的中止时间段。此外，即使在一个系统的DMA引擎发生故障时，仍能执行存储器复制。此外，即使在连接在两个系统之间的部分数据链路路径发生故障时，仍能执行存储器复制。应当注意，本发明还可以应用于由三个或多个系统构成的多重同步系统。即使在这种情况下，也能获得相同的效果。而且，路由器7可以适当地指定目标ID，代替产生伪装分组的DMA引擎10。

对于本领域普通技术人员而言，以偏离上述具体细节的其他实施例来实现本发明是显而易见的。因此，本发明的范围应当由所附权利要求来确定。

Claims (13)

1、一种双重同步系统，包括：

第一系统；和

配置为与所述第一系统同步操作的第二系统，

其中所述第一系统和所述第二系统通过多条数据链路路径彼此相连，

所述第一系统包括：

第一存储器；

控制对所述第一存储器的读/写的第一控制器；和

访问所述第一控制器的第一DMA(直接存储器存取)引擎，

所述第二系统包括：

第二存储器；

控制对所述第二存储器的读/写的第二控制器；和

访问所述第二控制器的第二DMA引擎，

其中在发送其中表示源是所述第一控制器和所述第二控制器中的任意一个的读命令时，所述第一DMA引擎和所述第二DMA引擎中的每一个将所述源设置为所述第一DMA引擎和所述第二DMA引擎中的任意一个，

所述第一控制器，响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送回所述源，以及

所述第二控制器，响应所述读命令，从所述第二存储器中读出数据，并将读出的数据发送回所述源。

2、根据权利要求1所述的双重同步系统，

其特征在于在从所述第一存储器到所述第二存储器的数据复制中，

所述第一DMA引擎不仅向所述第一控制器发送其中将所述源设置为所述第一DMA引擎的第一读命令，还向其发送其中将所述源设置为所述第二DMA引擎的第二读命令，

所述第一控制器分别响应所述第一读命令和所述第二读命令，从所述第一存储器中读出数据，并将读出的数据分别发送给所述第一DMA引擎和所述第二DMA引擎，以及

所述第一DMA引擎和所述第二DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。

3、根据权利要求2所述的双重同步系统，

其特征在于所述第一控制器响应所述第一读命令，读出存储在所述第一存储器中的第一地址组中的数据，并响应所述第二读命令，读出存储在所述第一存储器中的不同于所述第一地址组的第二地址组中的数据。

4、根据权利要求3所述的双重同步系统，

其特征在于所述第一地址组是奇地址组和偶地址组之一，以及

所述第二地址组是所述奇地址组和所述偶地址组中的另一个。

5、根据权利要求1所述的双重同步系统，

其特征在于在从所述第一存储器到所述第二存储器的数据复制中，在所述第一DMA引擎故障的情况下，

所述第二DMA引擎向所述第一控制器发送其中将所述源设置为所述第二DMA引擎的读命令，

所述第一控制器响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送回所述第二DMA引擎，以及

所述第二DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。

6、根据权利要求1所述的双重同步系统，

其特征在于在从所述第一存储器到所述第二存储器的数据复制中，在所述第二DMA引擎故障的情况下，

所述第一DMA引擎向所述第一控制器发送其中将所述源设置为所述第一DMA引擎的读命令，

所述第一控制器响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送回所述第一DMA引擎，以及

所述第一DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。

7、根据权利要求1所述的双重同步系统，

其特征在于在从所述第一存储器到所述第二存储器的数据复制中，

所述第一DMA引擎向所述第一控制器发送其中将源设置为所述第二DMA引擎的读命令，

所述第一控制器响应所述读命令，从所述第一存储器中读出数据，并将读出的数据发送给所述第二DMA引擎，以及

所述第二DMA引擎通过所述第二控制器将读出的数据写入所述第二存储器。

8、根据权利要求2到7之一所述的双重同步系统，

其特征在于所述多条数据链路路径中的至少一些发生故障。

9、一种DMA引擎，位于具有第一系统和与所述第一系统同步操作的第二系统的双重同步系统中，其中通过将表示所述第一系统中的DMA引擎的第一ID和表示所述第二系统中的DMA引擎的第二ID指定为命令的源的ID，来发出所述命令。

10、一种双重同步系统的操作方法，包括：

(A)设置所述双重同步系统，具有：

第一系统；和

与所述第一系统同步操作的第二系统，

其中所述第一系统包括第一存储器和对所述第一存储器进行存取的第一DMA引擎，以及所述第二系统包括第二存储器和对所述第二存储器进行存取的第二DMA引擎；以及

(B)在从所述第一存储器到所述第二存储器的数据复制中，使用所述第一DMA引擎和所述第二DMA引擎中的至少一个。

11、根据权利要求10所述的双重同步系统的操作方法，

其特征在于在所述(B)步骤中，同时使用所述第一DMA引擎和所述第二DMA引擎。

12、根据权利要求11所述的双重同步系统的操作方法，

其特征在于所述第一DMA引擎和所述第二DMA引擎之一用于读出存储在所述第一存储器中的奇地址组中的数据，而所述第一DMA引擎和所述第二DMA引擎中的另一个用于读出存储在所述第一存储器中的偶地址组中的数据。

13、根据权利要求10所述的双重同步系统的操作方法，

其特征在于将所述第一DMA引擎和所述第二DMA引擎中未发生故障的一个用作所述(B)步骤中的所述至少一个DMA引擎。

Images