CN1770632B - 最小化pll内由低通滤波器电容泄漏引起的抖动的设备和方法 - Google Patents

最小化pll内由低通滤波器电容泄漏引起的抖动的设备和方法 Download PDF

Info

Publication number
CN1770632B
CN1770632B CN2005101173761A CN200510117376A CN1770632B CN 1770632 B CN1770632 B CN 1770632B CN 2005101173761 A CN2005101173761 A CN 2005101173761A CN 200510117376 A CN200510117376 A CN 200510117376A CN 1770632 B CN1770632 B CN 1770632B
Authority
CN
China
Prior art keywords
filter
illusory
low pass
pass filter
unity gain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2005101173761A
Other languages
English (en)
Other versions
CN1770632A (zh
Inventor
D·W·伯斯特勒
E·艾吕
齐洁明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1770632A publication Critical patent/CN1770632A/zh
Application granted granted Critical
Publication of CN1770632B publication Critical patent/CN1770632B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供了一种最小化锁相环(PLL)内的滤波器的电容器泄漏的方法、装置和计算机程序。在高频处理器和装置内，滤波器泄漏电流可通过使PLL偏离相位锁定而导致严重的问题。为了克服泄漏电流，使用虚设滤波器和其它元件来在锁定期间向低通滤波器提供额外的电荷或电压。电荷或电压的提供成指数地减小了泄漏电流导致的低通滤波器两端的电压的衰减率。

Description

最小化PLL内由低通滤波器电容泄漏引起的抖动的设备和方法
技术领域
本发明一般地涉及锁相环(PLL)，并更具体地涉及减小高频系统内的穿过PLL的低通滤波器的泄漏电流。
背景技术
PLL可以是使用时钟进行各种操作的系统的组成元件。这些系统可包括微处理器、无线/有线收发器以及本技术领域内的技术人员已知的其它装置。通常使用PLL来生成具有与输入波形的定时关系例如1∶1比率、2∶1比率等的输出波形。例如，可将60Hz的输入波形输入PLL以生成120Hz的输出波形。此外，在输入波和输出波之间还会存在预定的相位关系。
PLL的一个重要元件是低通滤波器(LPF)，该低通滤波器通常包括无源元件例如电容器和电阻器。在PLL内，LPF上的电压用作压控振荡器(VCO)的输入信号。因此，电容器上的电压应保持稳定，以便在PLL内发生稳定的振荡，从而得到稳定的输出频率。
经常可使用金属氧化物半导体(MOS)作为PLL内的电容器。例如，在集成电路内，可使用MOS的门极和源极或门极和漏极作为电容器的阴极和阳极。但是，随着CMOS工艺的迅速发展以及所导致的门极氧化物厚度的减小，正在进入这样的状态(regime)，其中通过门极电介质的泄漏电流的影响成为问题。
存在两种与金属氧化物半导体(MOS)器件的门极泄漏有关的主要状态。这些状态是Fowler-Nordheim状态和直接隧道效应状态。在Fowler-Nordheim隧道效应状态下(这种状态在厚氧化层(大于50埃)的情况下占主导)，隧道效应是一两阶段的过程。在第一阶段，在存在大的电场时，氧化物半导体界面处的载流子被加速。这增大了载流子的能量(载流子变热)，从而它们遇到的势垒从梯形减小为三角形。对于Fowler-Nordheim状态，隧道电流与以下式子成比例：
IαE ox 2 exp ( - B [ 1 - ( 1 - q V ox / C ) 1.5 / E ox ) - - - ( 1 )
其中Eox是跨越门极氧化物/电介质的电场强度，其依赖于MOS电容器上的电压(Vox)，而B是常数。
在直接隧道效应的状态下，氧化层薄得足以使载流子直接隧穿梯形势垒。直接隧道效应状态中的电流与以下式子成比例：
IαE ox 2 exp ( - B [ 1 - ( 1 - q V ox / C ) 1.5 / E ox ) - - - ( 2 )
其中Eox是跨越门极氧化物/电介质的电场强度，q是以库仑为单位的电荷，Vox是电容器电介质两端的电压，而B和C是常数。在以上这两个式子内，泄漏电流成指数地依赖于电容器两端的电压。
通常，通过电容器的泄漏电流成指数地依赖于门极电介质两端的电压以及该门极电介质的厚度.即，随着门极电介质的厚度变小，泄漏电流成指数增长.此外，增大电容器两端的电压也将导致泄漏电流成指数增长.
器件工艺学中的一个趋势是使门极电介质更薄以帮助获得更高的性能。但是，其代价是相关联的泄漏电流的成指数增大。
在PLL内，当PLL处于锁定状态(即，波形的输入相位和输出相位之间存在预定的关系)并且电容器没有被任何一个电荷泵充电(这也被称为高Z状态)时，电容泄漏对PLL性能的影响最为显著。假设刚好在PLL锁定之前，图1内的节点X处的电压被设定为电压值V。一旦PLL锁定，电荷泵都断开，但是为了实现稳定操作，节点X处的电压也应保持稳定。但是，由于用作电容器的大MOS器件的门极泄漏，节点X处的电压会以一定的时间常数衰减到地，该时间常数是由与隧道电流相关的有效电阻以及电容值确定的。在一些情况下，低通滤波器的电容器的泄漏不是很大。换句话说，放电发生的持续时间大得足以使引起的抖动的大部分频谱分量位于PLL的环路带宽内。结果，这个抖动不能被滤除。
一种传统的最小化这种效果的方法是在图1的节点X和电接地之间与低通滤波器的电容器并联地添加电阻。如果该添加的电阻的值小于与滤波器的电容器内的隧道电流相关的有效电阻，则所得的节点X处的抖动的频谱会被推到更高的频率。但是，添加此电阻会减小PLL的有效主极点频率，从而减小PLL带宽。因此，会面临降低的PLL带宽与减小的泄漏引起的抖动之间的折衷。
在时域中，此电阻可被认为是使LPF电容器泄漏得更多，从而将在节点X处的抖动的频谱分布的中心推到更高的频率，并随后可将其滤除掉。但是，尽管可滤除长时间的抖动，VCO的输出仍会遭受显著的周期间抖动。
因此，需要最小化由泄漏的过滤器电容器引起的抖动，且避免环路带宽和抖动抑制之间的至少一些折衷。
发明内容
本发明提供了一种用于最小化锁相环(PLL)内的低通滤波器的电容器泄漏引起的抖动的方法、装置和计算机程序。如在PLL正常操作时一样，PLL将尝试使用参考时钟信号来实现相位和频率锁定。在相位/频率锁定之内和之外的这些期间内，判定PLL是否在锁定中。当没有锁定时，对虚设(dummy)滤波器内的电容器充电。然后当在频率锁定中时，虚设滤波器内的电容器放电以成指数地减慢由电流泄漏导致的低通滤波器两端的电压的衰减的速率。
附图说明
为了更充分地理解本发明及其优点，下面参照附图来进行说明，在该些附图中：
图1示意性地示出了传统的锁相环电路；
图2示出具有虚设电容器的与PLL一起使用的第一电路，该虚设电容器包括一连串较小的电容器；
图3示出具有虚设电容器的与PLL一起使用的第二电路，该虚设电容器包括一连串较小的电容器；
图4一般性地示出第一和第二电路的结构视图。
具体实施方式
在下面的说明中，说明了大量特定的细节以便完全理解本发明。但是，本技术领域内的技术人员将理解，本发明可实现为不具有这些特定的细节。在其他情况下，已以示意图或框图的形式示出了公知的元件以便不使本发明遮掩在不必要的细节中。另外，通常已省略了与网络通信、电磁信号技术等相关的细节，只要认为这些细节对于完全理解本发明而言不是必须的，而认为它们是在相关技术领域的一般技术人员的理解范围内的。
还应指出，除非另外指出，否则文中所述的所有功能均可在硬件或软件或它们的组合内实现。但在优选实施例内，除非另外指出，否则功能是由处理器例如计算机或电子数据处理器根据代码例如计算机程序代码实现的、由软件实现的和/或由被编码以执行这样的功能的集成电路实现的。
转到图1，其中示出传统的PLL电路100。图1示出PLL 100。相位-频率检测器(PFD)110连接到电荷泵120。电荷泵120具有电流源122和电流汇124。PFD 110比较参考时钟频率和反馈时钟频率的相位之间的差，以由此生成信号来通过使用电流源122或电流汇124给低通滤波器130的电容器134充电。然后，电容器134的阳极上的电压被施加到压控振荡器(VCO)140上。该VCO生成作为电容器134电压的函数的、给定频率的振荡输出信号。然后，VCO 140的输出在分频器150内被分频，并然后反馈到PFD 110。
但是，如果PFD 110使电荷泵120转到断开状态，则在电容器134处没有电荷的替换，而同时电荷继续通过电阻132消耗。因此，随着电荷从电容器134泄漏，电容器134将使电压发生偏移，于是这会改变VCO的信号输出频率。然后在分频器150已处理了该改变的信号之后，该改变的输出被反馈到PFD 110。然后，PFD 110将改变其输出以补偿此改变。VCO140的输出信号的这种偏移将导致输出频率信号的不希望的振荡。
转到图2和4，其中示出电路200和操作的一般方法。VCO 210连接到电荷泵220。电荷泵220具有连接到电流源IUP1的第一开关S1，且电荷泵具有可用于启动电流漏IDN1的第二开关S2。电荷泵220连接到PLL滤波器230，该滤波器具有电容器233和等效泄漏电流231。PLL滤波器230的阳极连接到第一单位增益缓冲器(UGB)240的一个输入。PLL滤波器230的阳极还连接到开关S3。UGB 240的输出连接到UGB 240的第二输入以及开关S4。开关S3和S4均连接到锁定检测器270。锁定检测器270的输入为反馈时钟信号和参考时钟信号。
电路200还具有连接到S4的虚设滤波器250。虚设滤波器250具有两个或更多个电容器252、254和256，每个电容器的相关泄露电流串联在一起。最后一个电容器接地。虚设电容器系列250的阳极连接到单位增益缓冲器260的一个输入。UGB 260的输出是S3开关的输出。对于一般的应用，虚设滤波器250的总尺寸为PLL滤波器230的尺寸的一小部分。这减小了虚设滤波器250中的单个电容器252到256所消耗的面积。
电荷泵220用于设定PLL滤波器230(节点X)上的合适的电压值，以获得特定的PLL 100频率行为。电荷泵内的电流源IUP1和IDN1分别经由开关S1和S2接通和断开。S1和S2分别由信号UP和DN控制。如图1所示，UP和DN由相位-频率检测器(PFD)110生成。电路200使用两个单位增益缓冲器(UGB 240和260)、一锁定检测器270、和两个额外的开关(S3和S4)，这两个开关连接到UGB 240和UGB 260的输出。
如图2所示，锁定检测器270接收REF CLK和FEEDBACK CLK，然后如步骤402中那样，生成合适的逻辑值以告知PLL 100是否已到达锁定状态。为了便于说明，锁定状态对应于“1”且未锁定状态对应于“0”。
为了说明该电路，在一个实施例内，PLL滤波器230中的电容器233和虚设滤波器250内的电容器252-256相等。但是，这不是以下说明的必要条件。为了便于说明，最初PLL 100未锁定。PFD 110有效地驱动电荷泵220并在节点X上堆积/提取电荷以朝锁定状态驱动电路100。另外，在没有实现锁定状态时，来自锁定检测器270的节点LOCK DETECT输出为低。因此S4闭合。因此，UGB 240将在步骤402和404驱动节点Y等于节点X。在此锁定过程期间，S3是断开的。最终PLL 100实现锁定。为了便于说明，在实现锁定的时刻节点X处的电压(因此节点Y处的电压)被称为Vlock。此时，电荷泵处于高“Z”状态。换句话说，在高“Z”状态下，S1和S2同时断开或接通。节点LOCK DETECT现在也为高。这使S4断开，而使S3和S5闭合。同样，使用锁定检测器270可使电荷泵2将保持接通或被禁止。但是，仅在实现了相位锁定时才使用电荷泵2；因此，在其他情况下电荷泵2保持与电路的其余部分相隔离。
在实现锁定的时刻，节点X和Y处的电压均为Vlock。PLL滤波器230内的电容器两端的电压也等于Vlock。但是，因为在“虚设滤波器’250内有串联连接的n个电容器，所以如果假设每个电容器252-256均相等，则每个电容器两端的电压等于Vlock/n。
对于等式(1)和(2)，给定电容器内的泄漏电流成指数地依赖于电容器两端的电压。如果IL 231是PLL滤波器230内的泄漏电流，则虚设滤波器250内的泄漏电流将为β(IL)(1/n)，β通常小于1。因此，在没有任何反馈的情况下，节点X处的放电将远快于节点Y。
在锁定状态期间，在没有反馈的情况下，节点X与节点Y的电压衰减率之比(假定所有电容器均相同，且β＝1)为：
X/Y＝IL(1-1/n)           (3)
其中IL 231是与电容器233两端的电压为Vlock的情况相对应的泄漏电流密度，n是虚设滤波器250内的串联电容器252-256的数量。
在传统工艺下，一些典型的IL 231的值在1000A/m2的量级。对于n＝3，等式(3)中的比率将等于100。换句话说，节点Y处的电压的衰减率比节点X处的电压的衰减率小2个量级。当LOCK DETECT为高时，S3接通。因此，在步骤408，UGB 260现在将迫使节点X处的电压跟随节点Y处的电压。实际上，在步骤410，节点X的放电率目前将等于节点Y处的放电率。
电路200可帮助最小化PLL输出上的由低通滤波器的泄漏导致的抖动。它使用虚设滤波器内的电容器的叠加来成指数地减小电压衰减率。此外，在叠加的虚设电容器上的匹配限制是宽松的，因为泄漏电流的成指数减小是重要的度量。即使叠加的虚设电容器的值存在很大的不匹配，仍可实现这一点。
转到图3和4，其中示出电路300和操作方法400。VCO 310连接到PLL滤波器320，该滤波器具有电容器322和等效泄漏电流324。PLL滤波器320的正极连接到单位增益缓冲器350的输出。PLL滤波器320还连接到UGB 350的第二输入。
精明的观察者可能会问为什么不使用图3所示的实现.图3的电路300的工作如下.相位-频率检测器(未示出)将生成UP/DN信号，该信号将驱动电荷泵2360.电荷泵2360转而在节点X处驱动虚设滤波器340.然后，经由单位增益缓冲器UGB 350使节点Y等于节点X。节点Y以及节点X处的电荷泄漏率由虚设滤波器340内的电荷泄漏率确定。因为虚设滤波器340包含一连串电容器，所以其有效泄漏电流远小于孤立电容器的泄漏电流。但是，图3所示的电路具有很大的缺陷。与电荷泵2 360直接驱动PLL滤波器320的情况不同，图3内的虚设滤波器340、UGB 350和PLL滤波器320的级联将减小PLL的带宽。这将使PLL的瞬态性能恶化(减小的带宽会使“锁定”时间增加)。
图2中的电路200则消除了这种问题。当PLL没有锁定时，开关S5断开，因而电荷泵2280不参与“锁定”过程。只有电荷泵1 220和PLL滤波器一起将确定实现多快的锁定。一旦PLL锁定，开关S5闭合。因此，允许电荷泵2 280加入此环路。在锁定状态下，电荷泵2 280将设定节点Y处的电压，该电压将随后经由UGB 260设定节点X处的电压。应指出，这种情况下的环路带宽与图3的环路带宽相等，例如锁定状态下的环路带宽小于未锁定状态下的环路带宽。但是，带宽减小仅在PLL已实现锁定时发生。另外，在锁定状态期间，减小的带宽足以保持锁定状态。
应理解，本发明可具有许多形式和实施例。因此，可在前述内容中做出一些改变而不会背离本发明的精神或范围。文中所概述的能力允许有多种编程模型。此公开不应理解为优选任何具体的编程模型，而是针对可在其上建立这些编程模型的底层机制。
已参照本发明的一些优选实施例说明了本发明，但是应指出，所公开的实施例在性质上是说明的而不是限制的，并且在前述公开内可考虑大量的变型、修改、改变和替代，并且在一些情况下，可使用本发明的一些特征而不相应地使用其它特征。根据对优选实施例的前述说明的考察，本技术领域内的技术人员可能认为许多这种变型和修改是合意的。因此，将所附权利要求做宽泛的、并且与本发明的范围一致的考虑是合适的。

Claims (15)

1.一种用于最小化由锁相环内的低通滤波器的电容器泄漏所导致的抖动的装置，包括：
压控振荡器；
至少一个电荷泵；
低通滤波器；
由多个串联在一起的电容器构成的虚设滤波器；
第一开关和第二开关，其中该第二开关至少被配置成连接到该虚设滤波器，且其中该第一开关至少被配置成连接到该低通滤波器；
第一单位增益缓冲器和第二单位增益缓冲器，其中该第一单位增益缓冲器至少被配置成在第二开关和低通滤波器之间互连，且其中该第二单位增益缓冲器至少被配置成在第一开关和第二开关之间互连；
具有锁定检测输出信号的锁定检测器，该信号具有第一和第二状态；
第一和第二开关响应于该输出信号交替地在第一状态期间使该第一单位增益缓冲器互连到虚设滤波器以及该低通滤波器，而在第二状态期间使第一单位增益缓冲器与虚设滤波器断开以便使第二单位增益缓冲器与该虚设滤波器以及该低通滤波器互连。
2.根据权利要求1的装置，其中，该装置还包括所述压控振荡器、至少一个电荷泵、低通滤波器和虚设滤波器串联地且按顺序地互连。
3.根据权利要求1的装置，其中，所述虚设滤波器的多个电容器中的每个电容器的值彼此相等。
4.一种用于最小化由具有低通滤波器的锁相环内的低通滤波器的电容器泄漏所导致的抖动的装置，包括：
虚设滤波器；
多个单位增益缓冲器；以及
具有第一状态和第二状态的锁定检测器，其中在第一状态期间该多个单位增益缓冲器中的第一单位增益缓冲器连接到该虚设滤波器以及该低通滤波器，而在第二状态期间该多个单位增益缓冲器中的第二单位增益缓冲器连接到该虚设滤波器以及该低通滤波器。
5.根据权利要求4的装置，其中，该虚设滤波器包括多个串联在一起的电容器。
6.根据权利要求5的装置，其中，该多个电容器中的每个电容器的值彼此相等。
7.根据权利要求4的装置，其中，该装置还包括：
压控振荡器；
至少一个电荷泵；
其中所述压控振荡器、至少一个电荷泵、低通滤波器和虚设滤波器串联地且按顺序地互连。
8.一种用于最小化由具有低通滤波器的锁相环内的低通滤波器的电容器泄漏所导致的抖动的方法，该方法包括：
确定锁相环是否在锁定中；
如果锁相环未在锁定中，则通过将第一单位增益缓冲器与虚设滤波器以及低通滤波器相连，给虚设滤波器内的电容器充电；以及
如果锁相环在锁定中，则通过将第二单位增益缓冲器与虚设滤波器以及低通滤波器相连，给虚设滤波器内的电容器放电，以成指数地减小低通滤波器两端的电压的衰减率.
9.根据权利要求8的方法，其中，所述确定锁相环是否在锁定中的步骤包括：
在锁定检测器处接收反馈时钟信号；
在该锁定检测器处接收参考时钟信号；以及
从该锁定检测器输出锁定检测信号。
10.根据权利要求9的方法，其中，所述如果锁相环未在锁定中，则通过将第一单位增益缓冲器与虚设滤波器以及低通滤波器相连，给虚设滤波器内的电容器充电的步骤包括：
使至少一个开关与所述锁定检测器的输出相连接。
11.根据权利要求9的方法，其中，所述如果锁相环在锁定中，则通过将第二单位增益缓冲器与虚设滤波器以及低通滤波器相连，给虚设滤波器内的电容器放电，以成指数地减小低通滤波器两端的电压的衰减率的步骤还包括：
使至少一个开关与所述锁定检测器的输出相连接；以及
通过该至少一个开关来从该虚设滤波器抽取电流。
12.一种用于最小化由具有低通滤波器的锁相环内的低通滤波器的电容器泄漏所导致的抖动的设备，该设备包括：
用于确定锁相环是否在锁定中的装置；
如果锁相环未在锁定中，则通过将第一单位增益缓冲器与虚设滤波器以及低通滤波器相连给虚设滤波器内的电容器充电的装置；以及
如果锁相环在锁定中，则通过将第二单位增益缓冲器与虚设滤波器以及低通滤波器相连，给虚设滤波器内的电容器放电，以成指数地减小低通滤波器两端的电压的衰减率的装置。
13.根据权利要求12的设备，其中，所述用于确定锁相环是否在锁定中的装置包括：
用于在锁定检测器处接收反馈时钟信号的装置；
用于在该锁定检测器处接收参考时钟信号的装置；以及
用于从该锁定检测器输出锁定检测信号的装置。
14.根据权利要求13的设备，其中，所述如果锁相环未在锁定中，则通过将第一单位增益缓冲器与虚设滤波器以及低通滤波器相连给虚设滤波器内的电容器充电的装置包括：
用于使至少一个开关与所述锁定检测器的输出相连接的装置。
15.根据权利要求13的设备，其中，所述如果锁相环在锁定中，则通过将第二单位增益缓冲器与虚设滤波器以及低通滤波器相连，给虚设滤波器内的电容器放电，以成指数地减小低通滤波器两端的电压的衰减率的装置还包括：
用于使至少一个开关与所述锁定检测器的输出相连接的装置；以及
用于通过该至少一个开关来从该虚设滤波器抽取电流的装置。
CN2005101173761A 2004-11-04 2005-11-03 最小化pll内由低通滤波器电容泄漏引起的抖动的设备和方法 Active CN1770632B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/981,155 2004-11-04
US10/981,155 US7132896B2 (en) 2004-11-04 2004-11-04 Circuit for minimizing filter capacitance leakage induced jitter in phase locked loops (PPLs)

Publications (2)

Publication Number Publication Date
CN1770632A CN1770632A (zh) 2006-05-10
CN1770632B true CN1770632B (zh) 2010-05-05

Family

ID=36261129

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005101173761A Active CN1770632B (zh) 2004-11-04 2005-11-03 最小化pll内由低通滤波器电容泄漏引起的抖动的设备和方法

Country Status (2)

Country Link
US (1) US7132896B2 (zh)
CN (1) CN1770632B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1897221B1 (en) * 2005-06-21 2012-02-15 Nxp B.V. Phase-locked loop systems using adaptive low-pass filters in switched bandwidth feedback loops
JP2007189404A (ja) * 2006-01-12 2007-07-26 Toshiba Corp 半導体装置
US20080157879A1 (en) * 2006-12-28 2008-07-03 Dmitry Petrov Decreasing frequency synthesizer lock time for a phase locked loop
US7932757B2 (en) * 2008-11-12 2011-04-26 Qualcomm Incorporated Techniques for minimizing control voltage ripple due to charge pump leakage in phase locked loop circuits
CN102006058B (zh) * 2009-08-31 2012-08-29 安凯(广州)微电子技术有限公司 一种锁相环泄漏电流补偿电路及锁相环电路
US10027333B2 (en) * 2016-11-18 2018-07-17 Stmicroelectronics International N.V. Phase locked loops having decoupled integral and proportional paths
CN106961273B (zh) * 2017-04-12 2020-05-26 西安电子科技大学 基于稳态防漏电保护和电流沉控制技术的电荷泵电路
US11043263B1 (en) * 2019-11-14 2021-06-22 Xilinx, Inc. Low offset and enhanced write margin for stacked fabric dies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461344A (en) * 1992-11-10 1995-10-24 Mitsubishi Denki Kabushiki Kaisha Phase lock loop frequency synthesizer
CN1200207A (zh) * 1995-10-20 1998-11-25 艾利森电话股份有限公司 锁相环
US6538518B1 (en) * 2000-12-26 2003-03-25 Juniper Networks, Inc. Multi-loop phase lock loop for controlling jitter in a high frequency redundant system

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963232B2 (en) * 2003-08-11 2005-11-08 Rambus, Inc. Compensator for leakage through loop filter capacitors in phase-locked loops

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461344A (en) * 1992-11-10 1995-10-24 Mitsubishi Denki Kabushiki Kaisha Phase lock loop frequency synthesizer
CN1200207A (zh) * 1995-10-20 1998-11-25 艾利森电话股份有限公司 锁相环
US6538518B1 (en) * 2000-12-26 2003-03-25 Juniper Networks, Inc. Multi-loop phase lock loop for controlling jitter in a high frequency redundant system

Also Published As

Publication number Publication date
US20060091965A1 (en) 2006-05-04
US7132896B2 (en) 2006-11-07
CN1770632A (zh) 2006-05-10

Similar Documents

Publication Publication Date Title
CN1770632B (zh) 最小化pll内由低通滤波器电容泄漏引起的抖动的设备和方法
US7622996B2 (en) Multi-loop phase locked loop circuit
Chen et al. Phase frequency detector with minimal blind zone for fast frequency acquisition
CN101359910B (zh) 锁相回路、压控振荡器、以及相位频率检测器
EP1792399B1 (en) False-lock-free delay locked loop circuit and method
US6150889A (en) Circuit and method for minimizing recovery time
US6844762B2 (en) Capacitive charge pump
US20060226896A1 (en) Switched capacitor filter and feedback system
JPH11510664A (ja) 高速及び高精度の位相ロックループ
Lad Kirankumar et al. A dead-zone-free zero blind-zone high-speed phase frequency detector for charge-pump PLL
US7412617B2 (en) Phase frequency detector with limited output pulse width and method thereof
US6834093B1 (en) Frequency comparator circuit
US7176731B2 (en) Variation tolerant charge leakage correction circuit for phase locked loops
CN102751986A (zh) 时钟分配电路和其方法
US7990192B2 (en) Phase locked loop and method for charging phase locked loop
CN107809240A (zh) 用于锁相环电路的环路滤波器及锁相环电路
JP2008113434A (ja) チャージポンプがない位相固定ループ回路及びこれを含む集積回路
CN102055443B (zh) 一种占空比检测电路
CN101610028A (zh) 能抑制扰动的电荷泵
TWI700914B (zh) 時脈資料回復裝置
US6972604B2 (en) Circuit for compensating LPF capacitor charge leakage in phase locked loop systems
JP2553692B2 (ja) クロック発生装置及び周波数ー電流変換回路
US7319732B2 (en) Low-pass filter and phase locked loop
CN101521508B (zh) 多回路锁相回路装置及锁定相位的方法
KR100510089B1 (ko) 90도 위상감지기

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171106

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171106

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230802

Address after: Taiwan, Hsinchu, China

Patentee after: Taiwan Semiconductor Manufacturing Co.,Ltd.

Address before: Grand Cayman, Cayman Islands

Patentee before: GLOBALFOUNDRIES INC.

TR01 Transfer of patent right