CN1764912A - 检测存储装置接口的方法及设备 - Google Patents

检测存储装置接口的方法及设备 Download PDF

Info

Publication number
CN1764912A
CN1764912A CNA2004800081446A CN200480008144A CN1764912A CN 1764912 A CN1764912 A CN 1764912A CN A2004800081446 A CNA2004800081446 A CN A2004800081446A CN 200480008144 A CN200480008144 A CN 200480008144A CN 1764912 A CN1764912 A CN 1764912A
Authority
CN
China
Prior art keywords
bus
interface
multiplex bus
type interface
multiplex
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800081446A
Other languages
English (en)
Other versions
CN100382063C (zh
Inventor
D·波伊斯纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1764912A publication Critical patent/CN1764912A/zh
Application granted granted Critical
Publication of CN100382063C publication Critical patent/CN100382063C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Bus Control (AREA)

Abstract

用于提供支持具有第一总线类型接口的装置与具有第二总线类型接口的装置中任一种的耦合的多路复用总线的设备及方法，其中，多路复用总线至少部分由多个公共信号线构成，它们可耦合到任一种类型的装置，并且可用于采用任一种总线的协议和定时来执行传递。

Description

检测存储装置接口的方法及设备
背景
计算机系统继续变得越来越紧凑，同时还变得越来越有能力，以及这至少部分受到继续执行不断增加的各种功能的计算机系统的各组件的推动。明确地说，计算机系统的集成电路(IC)继续被设计成结合越来越多的特征和选项，以便提供给在其中使用了这些IC的计算机系统的制造商。
对于IC以及IC附加到其中的计算机系统电路板的制造商的一个反复出现的问题是提供对于为了特征和选项的日益增长的数量而必须提供给IC的信号引脚的不断增加的数量的支持。引脚的不断增加的数量要求可提供越来越多引脚的越来越昂贵的IC封装。此外，为了紧凑性以及保持短的内部导体长度，这些更昂贵的IC封装通常以越来越密集的集中度设置这些更大数量的引脚，从而要求电路板上的导电迹线和焊盘(或其它导电焊料位置)越来越密集的布置，从而增加电路板成本。既然向IC封装添加更多引脚增加了成本和复杂度，希望找到限制给定IC要求的引脚数量的方式。
限制引脚数量的一种常见方式是在功能和引脚数量之间进行折衷，这通常导致限制了给定IC所执行的功能，并且可能将部分功能放入不同的IC，这可能增加给定电子设备中的IC数量。但是，计算机系统的设计和构建的一个经常性目标是通过减少包括IC在内的计算机系统中所使用的组件的整体数量，来降低成本以及增加可靠性。
附图简介
通过以下详细描述，本领域的技术人员将会非常清楚本发明的目的、特征和优点，附图包括：
图1是采用计算机系统的一个实施例的框图。
图2是提供多路复用总线的逻辑的一个实施例的框图。
图3是提供多路复用总线的逻辑的一个实施例的更具体的框图。
图4是提供多路复用总线的逻辑的另一个实施例的更具体的框图。
图5是一个实施例的流程图。
图6是另一个实施例的流程图。
详细说明
为便于说明，以下描述中提出了大量细节，以便透彻地理解本发明。但是，本领域的技术人员非常清楚，为了实施本发明，这些具体的细节不是必需的。
本发明的实施例涉及通过把两个总线接口功能的大部分多路复用到IC的相同引脚、从而避免必需分配原本采用完全独立的引脚集合来支持两个总线所需的更大数量的引脚，把对于两个不同总线接口的支持结合到IC中。虽然以下论述集中在对于非易失性存储装置的总线接口上，但本领域的技术人员会理解，以下要求其权益的本发明可为了支持用于多个目的中任一个的两个或两个以上总线来实施。同样，虽然以下论述集中在计算机系统内的IC上，但本领域的技术人员会理解，以下要求其权益的本发明可结合具有支持与多个总线连接的电子组件的其它电子设备来实施。
图1是采用计算机系统的一个实施例的框图。计算机系统100至少部分包括中央处理器(CPU)110、前端总线(FSB)112、北桥逻辑120、链接总线122、南桥逻辑124、存储系统130、图形控制器150、高级图形端口(AGP)总线152、显示器154、外围总线连接器160、外围总线162、存储控制器170、存储驱动器172、存储介质174、多路复用总线142以及非易失性存储装置140a和140b中的一个或两个。
CPU 110、FSB 112、北桥逻辑120和存储系统130组成能够运行机器可读指令的计算机系统100的一种形式的核心。CPU 110经由FSB 112耦合到北桥逻辑120，并执行支持CPU 110的各种功能，其中包括控制CPU 110并为CPU 110提供对北桥逻辑120也耦合到的存储系统130的访问。在各种实施例中，CPU 110可能是各种类型的CPU中的任一种，其中包括能够执行众所周知及使用的“x86”指令集的至少一部分的CPU，以及在其它各种实施例中，可能有一个以上CPU。在各种实施例中，存储系统130可能是各种类型的随机存取存储器(RAM)中的任一种，其中包括快速页面模式(FPM)、扩展数据输出(EDO)、单数据率(SDR)或双数据率(DDR)形式的同步动态RAM(SDRAM)、采用RAMBUSTM接口的各种技术的RAM等等。
图形控制器150、AGP总线152和显示器154组成能够为计算机系统100的用户提供可视用户界面的一种形式的显示系统。AGP总线152是将北桥逻辑120耦合到图形控制器150的高速并行总线，以及在各种实施例中，北桥逻辑120配置成提供图形控制器150与存储系统130之间的极少等待时间数据通路。图形控制器150还耦合到显示器154，并控制显示器154提供可视图像。
经由链接总线122耦合到北桥逻辑120的南桥逻辑124可提供多路复用总线142以及可用来耦合其它装置以便对计算机系统100添加功能性的外围总线162中的一种或两种。外围总线162是比多路复用总线142更高速及更通用的总线，并且设计成支持能够支持和更充分利用外围总线162所提供的大量功能的更复杂装置的耦合。多路复用总线142是比外围总线162更低速及更简单的总线，并且设计成支持附加较小复杂度的装置，从而允许各种形式的更简易I/O端口逻辑、存储装置、定时器等等被添加以扩充计算机系统100的功能性。
在各种实施例中，其它装置可直接耦合到外围总线162，以及在各种实施例中，外围总线162可采用一个或多个连接器160来实现，从而提供可用来将其它装置可拆卸地耦合到外围总线162的方式。在各种实施例中，外围总线162可设计成符合在计算机设计领域已经成为“标准化”的各种众所周知形式的总线中的任一种，例如扩展工业标准体系结构(EISA)、Micro ChannelTM体系结构(MCA)、外设部件互连(PCI)、PCI-X等。
在各种实施例中，可通过外围总线162和/或总线连接器160(以及通过各种其它形式的耦合中的任一种)耦合到计算机系统100的装置是存储控制器170，它又耦合存储驱动器172。存储控制器170提供控制可用来访问存储介质174所携带的数据和/或指令的存储驱动器172的逻辑。实际上，在一些实施例中，存储介质174携带机器可访问指令，它们由CPU 110运行以便使CPU 110确定是否存在非易失性存储装置140a和140b中的一种或两种，下面将进行描述。存储介质174可以是本领域的技术人员会理解的各种类型和技术中的任一种，其中包括CD或DVD ROM、磁或光盘、磁光盘、磁带、半导体存储器、纸张或其它材料上的字符或穿孔等。
当计算机系统100首次加电或者初始化(例如通过“复位”计算机系统100等)时，通常是让CPU 110尝试查找初始指令(有时不同地称作“固件”、“ROM代码”、“基本输入/输出系统”即“BIOS”)，从而在预定的存储地址运行。一般还将这类初始指令存储在非易失性存储装置、如非易失性存储装置140a或140b的任一个中。如图1所示，非易失性存储装置140a或140b的任一个可经由多路复用总线142耦合到南桥逻辑124，但是，又如图1所示，非易失性存储装置140a和140b中的每个具有不同的接口。具体来说，非易失性存储装置140a具有“A类型”接口，而非易失性存储装置140b具有“B类型”接口。在许多可能的不同实施例中，在A类型与B类型接口之间可能存在许多可能的具体差异中的任一种。这些差异可能是在于定时、字节的字节序(endian)排列、集电极开路对三态信令、命令协议、并行对串行数据传输等等。如图1所示，南桥逻辑124提供单个多路复用总线142，它配置成适应A或B类型接口中的任一种，从而允许非易失性存储装置140a或140b中任一种通过多路复用总线142和南桥逻辑124与计算机系统100配合使用。
为了允许装置与不同接口、如非易失性存储装置140a和140b的接口类型A和B的连接，南桥逻辑124包括查询耦合到多路复用总线142的装置以便识别那些装置所使用的接口类型以及执行与那些装置中找到的不同接口的总线事务处理的接口逻辑。多路复用总线142和这个接口逻辑设计成支持不同接口，其方式主要是将支持不同接口所需的信号复用到南桥逻辑124的引脚，使得有一个南桥逻辑124的引脚子集耦合到一个以上不同接口，从而允许多个不同接口得到支持而无需使用来自南桥逻辑124的附加引脚为各个不同接口提供完全独立的引脚集合。具体来说，构成多路复用总线142的南桥逻辑124的引脚子集耦合到非易失性存储装置140a和140b的两种接口类型A和B，使得南桥逻辑124的附加引脚没有用于提供接口类型A和B的完全独立接口。
在各种实施例中，多路复用总线142可配置成同时适应接口类型A和B，从而允许具有A类型接口的装置以及具有B类型接口的装置同时耦合到总线142。或者，多路复用总线142可配置成支持接口类型A和B中的任一个，但不会同时支持具有类型A接口的装置以及具有类型B接口的装置的连接。另外，虽然为了简洁起见而在图1中未示出，但多路复用总线142的部分实施例可配置成支持执行不同于存储指令的功能的装置，例如除了支持非易失性存储装置140a和140b中的一种或两种的耦合之外，还为计算机系统100提供键盘、鼠标、打印机、调制解调器、红外收发信机等的接口的装置。
虽然已经通过诸如各种IC之间的功能的分配、总线的布局和类型、以及各种组件的数量之类的各种具体细节说明和描述了计算机系统100，但本领域的技术人员将会知道，计算机系统100只是计算机系统的大量可能的体系结构和实现的一个实例。计算机系统100只是计算机系统的一个特定实现，以及本领域的技术人员非常清楚，计算机系统的这类细节与以下要求其权益的本发明的精神和范围无关。
图2是提供总线接口的逻辑的一个实施例的框图。逻辑装置210是较大电子设备、如计算机系统的一个组件。具体来说，逻辑装置210在计算机系统的部分实施例中可能是南桥逻辑装置或者是一个或多个总线耦合到的计算机系统的其它组件。逻辑装置210至少部分由多路复用总线接口214组成，逻辑装置210通过它经由总线多路复用总线232分别向非易失性存储装置240a和240b的A类型接口244a和B类型接口244b中的一个或两个发送和从其接收信号。
多路复用总线232包括：公共信号线236，可在全部三个多路复用总线接口214、A类型接口244a和B类型接口244b(分别在240a和240b中)之间共用；协调信号238a，多路复用总线接口214通过它来协调多路复用总线接口214与A类型接口244a之间的总线活动；以及协调信号238b，多路复用总线接口214通过它来协调多路复用总线接口214与B类型接口244b之间的总线活动。实质上，多路复用总线接口214提供多路复用总线、即多路复用总线232，它结合来自A类型接口244a设计成耦合到其中的总线类型A以及B类型接口244b设计成耦合到其中的总线类型B的信号和功能性，它设法将总线类型A以及B的信号的至少一部分复用到可由A类型接口244a和B类型接口244b共用的信号线的公共集合，它经由协调信号238a和238b来协调信号线的公共集合上的多路复用活动。
来自总线类型A的哪个信号(甚至哪些信号)被用作协调信号238a取决于总线类型A的信号和协议的特性。例如，如果总线类型A的协议是这样的，使得在给定芯片选择或另一个控制输入为无效时要求被设计成与总线类型A配合工作的接口使多个信号呈现三态，则那个控制输入可用作协调信号238a。或者，如果总线类型A的协议是这样的，使得当时钟输入中的一定数量的时钟脉冲出现而没有在其它信号线上发生某种特定形式的活动时要求被设计成与总线类型A配合工作的接口使多个信号呈现三态，则那个时钟输入可用作协调信号238a。类似的实例也可应用于协调信号238b。同样，如果被设计成与总线类型A配合工作的接口在接口未参与总线活动时通常使它的多个信号呈现三态，而设计成与总线类型B配合工作的接口则采用设计成绑定到集电极开路总线的多个信号，则仍然有可能复用总线类型A的多个可呈三态信号与总线类型B的多个集电极开路信号，只要适当的上拉和/或下拉电阻根据需要用来使这种复用成为可能。
本领域的技术人员会知道，图2中所示的在以下意义上经过一些简化：根据各个信号的电特性以及它们被预计对于总线类型A和B为有效及无效的时间，可能不仅仅是协调信号238a和238b只将多路复用总线接口214耦合到A类型接口244a和B类型接口244b其中的一个或另一个。这还由以下可能性所引起：总线类型A和B不是均要求使用相同数量的信号线，因此，A类型接口244a或者B类型接口244b的任一个与另一个相比，可能让略多数量的信号被耦合到多路复用总线接口214。
图3是提供总线接口的逻辑的一个实施例的更详细的框图，说明更具体的信号详细情况。与图2的逻辑装置210相似，逻辑装置310是较大电子设备、如计算机系统的一个组件，以及在计算机系统的部分实施例中可能是南桥逻辑装置或者是一个或多个总线耦合到的计算机系统的其它组件。逻辑装置310至少部分由提供能够支持串行外围接口(SPI)以及低引脚数(LPC)总线的协议和定时的多路复用总线332的多路复用总线接口314组成。多路复用接口通过多路复用总线332分别向非易失性存储装置340a和340b的SPI接口344a和LPC接口344b中的一个或两个发送及从其接收信号。通过以下论述将变得很清楚，多路复用总线接口314和多路复用总线332必须容许LPC装置以及SPI装置在必要时同时到多路复用总线332的耦合。
多路复用总线接口314提供总线332，它具有允许设计成与众所周知的SPI或LPC总线中任一个接口的装置被耦合到总线332的特性。SPI由Motorola，Inc.提出，并且已经在微控制器应用中广泛地用于包括EEPROM、DSP和LED数字显示驱动器在内的多种类型的装置的连接。对于达到20Mbps的当前数据率以及将数据率增加到25Mbps的业界的当前论题，SPI被看作是长期惯用的I2C总线的后继方案。LPC由Intel Corporation提出，并且已经在个人计算机应用中广泛地用于包括向用户接口装置提供接口的闪速ROM和I/O控制器芯片在内的多种类型的装置的连接。具有当前高达16.5MB/秒的数据率，LPC广泛地用作诸如ISA之类的总线的替代者，诸如ISA之类的总线提供了相当的数据率但要求更多信号，因而要求构成个人计算机组成部分的IC上的更多引脚。
在组成多路复用总线332的信号中，-CS 338a和LFRAME#338b是多路复用总线接口314用来协调多路复用总线接口314与SPI接口344a和LPC接口344b中每个之间的总线活动的协调信号。了解SPI总线的技术人员会知道，-CS 338a是SPI总线的“芯片选择”信号，以及当其-CS输入被驱动为无效(即高电平)时，从属设备(例如非易失性存储装置340a)的其它信号呈现三态并被这种从属设备的接口(例如SPI接口344a)忽略。了解LPC总线的技术人员会知道，LFRAME#338b是对LPC总线上的地址、命令和数据的有效传递的起始和结束“组帧”的信号，以及当其LFRAME#输入被驱动为无效(即高电平)时，外围设备(例如非易失性存储装置340b)的其它信号呈现三态并被这种外围设备的接口(例如LPC接口344b)忽略。多路复用总线接口314采用-CS 338a和LFRAME#338b分别选择非易失性存储装置340a和340b中的一个或另一个来参与总线活动，以及防止非易失性存储装置340a与340b之间的总线冲突。
采用-CS 338a和LFRAME#338b用作协调信号，其余信号组成非协调信号336的集合。在非协调信号336中所描绘的是路由到SPI接口344a和LPC接口344b的复位信号。LPC接口明确提供复位信号(称作LRESET#)，以便每当LPC总线所在的计算机系统的其它组件也被复位时，将复位信号传送给连接到LPC总线的装置。但是，本领域的技术人员会知道，可以设想，连接到LPC总线的特别简单的装置、如非易失性存储装置340b可能不需要复位信号。SPI接口没有明确提供任何形式的复位信号，但是，可以设想，连接到LPC总线的复杂装置(可能比非易失性存储装置340a更复杂的装置)可能需要复位信号。多路复用总线接口314的各种可能的实施例可能或者可能不向连接到多路复用总线332的装置提供复位信号。同样，多路复用总线接口314和多路复用总线332所在的计算机系统或其它电子设备的各种可能的实施例可能具有从其中可提供复位信号的其它逻辑或另一个总线，来代替提供它的多路复用总线接口314。
在非协调信号336中还表示了路由到SPI接口344a和LPC接口344b的时钟信号。SPI和LPC总线都需要时钟信号(在SPI中称作SCK或SCLK，以及在LPC中称作LCLK)来同步两种总线上的地址、命令和数据的传递。根据非易失性存储装置340a和340b中每个的数据率的特定要求以及多路复用总线接口314的特定设计，可能采用同一个时钟信号来同步多路复用总线332上的SPI和LPC类型的总线活动。具体来说，虽然SPI当前支持达到20MHz的时钟(尽管当前已经提出25MHz作为新的最大时钟速率)，但在部分实施例中，也许非易失性存储装置340a无法以充分利用这种时钟的速率来传递数据。类似地，在部分实施例中，也许非易失性存储装置340b无法以充分利用LPC当前所支持的最大33MHz时钟的速率来传递数据。在部分实施例中，时钟信号的这种共享可能需要将多路复用总线接口314的逻辑设计成能够提供变化频率的时钟，由此时钟信号将根据所发生的总线活动的类型而在两个不同频率(例如SPI的当前20MHz与LPC的当前33MHz)之间交换。在其它实施例中，公共时钟频率被选取并用于SPI和LPC类型的总线活动(例如SPI的25MHz可能的将来最大时钟速率)，因而这两种类型的总线活动中的至少一个或另一个被同步到比那种类型的总线活动可能的最大值更慢的时钟。否则，在其它实施例中，可能希望通过向非易失性存储装置340a以及340b提供独立的时钟信号，来优化LPC以及SPI装置的数据传输速率，以及保持多路复用总线接口314的设计的某种程度的简单性。
非协调信号336还被描绘为包括LAD0至LAD3，它们组成信号的并行双向半字节宽集合，地址、命令和数据通过它们在LPC总线上传递。如图所示，LAD2和LAD3已经与MISO和MOSI复用，它们组成地址、命令和数据用来在SPI总线上传递的主机输入从机输出以及主机输出从机输入单向串行信号，从而产生多路复用LAD2/MOSI和LAD3/MISO信号。本领域的技术人员易于理解，可采取复用这些LPC和SPI传输信号的其它形式，在其中创建这类信号的不同组合，而没有背离以下要求其权益的本发明的精神和范围。
确定LPC和/或SPI装置是否存在的步骤可通过在多路复用总线432上执行一个或多个操作以便查询LPC和/或SPI装置的存在的多路复用总线接口414来完成。在不同实施例中，多路复用总线接口414可尝试执行一个或多个读取操作，首先采用LPC或SPI协议中的任一个，以及在无法得到响应时，再采用两个协议中的另一个。与LFRAME#信号338b分离的-CS信号338a的提供允许尝试的读取操作被执行，从而查找具有两个接口之一的装置，而没有来自具有两个接口中另一个的装置的干扰。
图4是提供总线接口的逻辑的另一个实施例的更详细的框图，说明更具体的信号详细情况。与图2和图3的逻辑装置210、310相似，逻辑装置410是较大电子设备、如计算机系统的一个组件，以及在计算机系统的部分实施例中可能是南桥逻辑装置或者是一个或多个总线耦合到其中的计算机系统的其它组件。与逻辑装置310相似，逻辑装置410至少部分由多路复用总线接口414组成，逻辑装置410通过它经由总线多路复用总线432仅分别对非易失性存储装置340a和340b的SPI接口344a和LPC接口344b中的一个或另一个发送和从其接收信号。与可容许LPC装置以及SPI装置同时到多路复用总线332的耦合的多路复用总线接口314和多路复用总线332不同，多路复用总线接口414和多路复用总线432必须容许在任一时刻只有LPC或SPI装置中的一个或另一个到多路复用总线432的耦合。
图3的多路复用总线332与多路复用总线432之间的主要差别是LPC总线的LFRAME#信号复用到与SPI总线的-CS信号相同的信号线上，从而创建LFRAME#/-CS信号438。这消除了对于逻辑装置410提供附加引脚以允许这两个信号处于分开的信号线上的需要，但这导致前面所述的结果：多路复用总线432可接纳LPC装置或者SPI装置，但不能同时接纳两者。确定是连接LPC装置还是SPI装置、从而确定多路复用总线432应当由多路复用总线接口414作为LPC总线还是作为SPI总线来控制的步骤可由多路复用总线接口414在多路复用总线432上执行一个或多个操作以查询LPC和/或SPI装置的存在来完成。
在一个实施例中，多路复用总线接口414尝试采用LFRAME#/-CS信号438以及非协调信号436中的时钟、LAD2/MOSI和LAD3/MISO信号经由SPI总线协议和定时来执行一个或多个读取操作。如果SPI装置(例如具有其SPI接口444a的非易失性存储装置440a)存在，则多路复用总线接口414应当经由LAD3/MISO信号从那个SPI装置接收某种形式的数据、命令等的一个或多个字节。假定LPC总线要求LAD0至LAD3信号具有上拉电阻，则没有存在的SPI装置应当引起多路复用总线接口414对于来自LAD3/MISO的每位上全部1的接收。但是，为了进一步确保不存在SPI装置，在一些实施例中，认为可能希望使LAD3/MISO的上拉电阻可转换，使得LAD3/MISO可能受到下拉以及尝试的读取操作重复进行。如果没有存在SPI装置，则结果应当是由多路复用总线接口414对来自LAD3/MISO的每位上的全0的接收。如果找到SPI装置，则多路复用总线432随后作为SPI总线工作。但是，如果没有找到SPI装置，则在各种可能的实施例中，可假定LPC装置的存在，或者可利用LPC协议在多路复用总线432上执行读取或其它操作，来确认LPC装置的存在。
在一个实施例中，多路复用总线接口414尝试采用LFRAME#/-CS信号438以及非协调信号436中的所有信号经由LPC总线协议和定时来执行一个或多个读取操作。但是，作为对于导致多路复用总线接口414与SPI装置之间可能存在的可能短路的预防措施，多路复用总线接口414可设计成利用上拉或下拉电阻实际驱动LAD3/MISO(甚至可能只是利用LPC标准已经对LAD3信号要求的上拉电阻)。另外，为了确保可能存在的SPI装置能够作出正确响应，在一些实施例中，时钟信号可能以20MHz或更低的时钟速率、而不是接近LPC所提供的33MHz最大值的时钟速率来驱动。如果LPC装置(例如具有其SPI接口444b的非易失性存储装置440b)存在，则多路复用总线接口414应当通过LAD0、LAD1、LAD2/MOSI和LAD3/MISO从LPC装置接收有效的SYNC字节。如果SPI装置存在，则多路复用总线接口414应当经由LAD3/MISO信号从那个SPI装置接收某种形式的数据、命令等的一个或多个字节。如果没有装置存在，以及LAD0至LAD3信号上LPC所要求的正常上拉电阻被保持，则多路复用总线接口414应当只是通过LAD0、LAD1、LAD2/MOSI和LAD3/MISO接收全1。
本领域的技术人员易于理解，测试SPI或LPC装置是否存在的其它实施例是可行的。测试这类装置的一些可能的方法可经过选择，利用其中安装了逻辑装置410的计算机系统或电子设备的设计方面的知识：什么信号实际上经由逻辑装置410耦合到的电路板从多路复用总线接口414可供给定LPC或SPI装置使用。例如，如果已知在LPC装置存在时复位信号仅被路由到LPC装置而不是到SPI装置，则复位信号可通过多路复用总线接口414来处理，以便确保在进行SPI装置的存在的测试时使可能存在的任何LPC装置不提供响应，或者在已知只有SPI装置接收复位信号时则相反。
虽然图2、图3和图4的多路复用总线接口214、314和414分别被描绘为已经集成到或者以其它方式“嵌入”其它所述逻辑装置以便提供那些其它逻辑装置与所述多路复用总线之间的访问，但本领域的技术人员会理解，多路复用总线接口214、314和/或414可在各种可能实施例的任一个中实现为独立装置。具体来说，本领域的技术人员会知道，多路复用总线接口214、314和414可将对伴随多路复用总线的访问从另一个或其它总线那边提供给其它装置，而没有背离以下要求其权益的本发明的精神和范围。此外，本领域的技术人员易于理解，在各种实施例中，多路复用总线接口214、314和414可自发地经由内部微控制器、内部CPU、硬连线逻辑、可编程逻辑等或者在多路复用总线接口214、314和/或414外部的另一装置、例如计算机系统的CPU或其中以某种方式结合了多路复用总线接口214、314和/或414的另一种电子设备的控制下，来确定伴随多路复用总线上具有各种类型接口的各种装置是否存在。另外，在多路复用总线接口214、314和/或414通过运行指令的内部CPU、微控制器或类似的处理装置确定伴随多路复用总线上具有各种类型接口的各种装置是否存在的实施例中，被运行以执行装置是否存在的确定的机器可访问指令可从例如图1的存储介质174之类的介质中读取。
图5是一个实施例的流程图。确定具有总线类型A的接口的装置是否连接到能够支持具有总线类型A的接口的装置或者具有总线类型B的接口的装置的多路复用总线的工作从510开始，具体步骤是将总线类型A的协调信号(例如图2的协调信号238a)驱动为有效。在512，利用总线类型A协议尝试执行某种形式的总线活动，如读取操作。如果在514接收到来自具有总线类型A接口的装置的响应，则可在520假设多路复用总线上不存在具有装置类型B接口的装置，或者可在540开始对于具有总线类型B接口的装置的测试。否则，如果在514没有接收到来自具有总线类型A接口的装置的响应，则可在530假设存在具有总线类型B接口的装置，或者可在540开始测试多路复用总线上具有总线类型B接口的装置是否存在。如果要进行对于多路复用总线上具有总线类型B接口的装置的测试，则在510被驱动为有效的总线类型A的相同协调信号在540被驱动为无效。在542，总线类型B的协调信号(例如图2的协调信号238b)被驱动为有效。在544，尝试利用总线类型B协议来执行某种形式的总线活动，之后在546当存在这种装置时则从多路复用总线那里接收具有总线类型B接口的装置的响应。
图6是另一个实施例的流程图。确定具有总线类型A的接口的装置是否连接到能够支持具有总线类型A的接口的装置或者具有总线类型B的接口的装置(但不能同时支持两种类型)的多路复用总线的工作从612开始，具体步骤是，尝试利用总线类型A协议来执行某种形式的总线活动，如读取操作。如果从多路复用总线那里接收到来自具有总线类型A接口的装置的响应，则查找装置的工作可在614结束。但是，如果没有接收到来自具有总线类型A接口的装置的响应，则在这个实施例的一些变体中，可在622作出假设：具有总线类型B的接口的装置一定存在。或者，在这个实施例的另一些变体中，可进行查找具有总线类型B接口的装置的工作，具体步骤是，在632尝试利用总线类型B协议来执行某种形式的总线活动，之后在634当存在这种装置时，从多路复用总线那里接收来自具有总线类型B接口的装置的响应。
已经结合优选实施例对本发明进行了描述。显然，通过以上描述，本领域的技术人员将会十分清楚大量替代、修改、变更和使用。本领域的技术人员会理解，可实施本发明以支持具有各种可能的总线接口的各种类型的电子设备，并且不限于具有LPC或者SPI总线的接口的非易失性存储装置。本领域的技术人员还会理解，可实施本发明以支持不同于计算机系统的电子设备，例如音频/视频娱乐装置、车载控制器装置、电子电路控制的设备等。

Claims (20)

1.一种设备，包括：
多路复用总线接口；
多路复用总线，耦合到所述多路复用总线接口并由其控制，其中所述多路复用总线包括多个公共信号线，采用支持关于具有第一总线类型接口的装置和具有第二总线类型接口的装置其中任一个的活动的协议和定时来传递地址、命令和数据；以及
第一装置，耦合到所述多路复用总线并具有第一总线类型接口。
2.如权利要求1所述的设备，其特征在于，还包括耦合到所述多路复用总线并具有第二总线类型接口的第二装置，其中所述多路复用总线还包括：第一协调信号线，用于在采用支持关于具有第一类型总线接口的装置的活动的协议和定时的传递过程中向所述第一装置发信号；以及第二协调信号线，用于在采用支持关于具有第二类型总线接口的装置的活动的协议和定时的传递过程中向所述第二装置发信号。
3.如权利要求2所述的设备，其特征在于，所述多个公共信号线之中的一个公共信号线将所述多路复用总线接口所提供的具有时钟速率的时钟输出传递给所述第一和第二装置，所述时钟速率在采用支持具有第一总线类型接口的装置的协议和定时针对所述第一装置的传递过程中的第一时钟速率与采用支持具有第二总线类型接口的装置的协议和定时针对所述第二装置的传递过程中的第二时钟速率之间转换。
4.如权利要求1所述的设备，其特征在于，所述多路复用总线还包括协调信号线，用于在采用支持具有第一总线类型接口的装置或者具有第二总线类型接口的装置的协议和定时的传递过程中，向具有第一总线类型接口的装置和具有第二总线类型接口的装置其中任一个发信号。
5.如权利要求1所述的设备，其特征在于，支持具有第一总线类型接口的装置的所述协议和定时支持通过所述公共信号线之一的串行数据传递，以及支持具有第二总线类型接口的装置的所述协议和定时支持通过多个所述公共信号线的并行数据传递。
6.一种计算机系统，包括：
CPU；
存储系统；
耦合到所述CPU以及所述存储系统的支持逻辑；
多路复用总线接口，耦合到所述支持逻辑并可由执行指令的所述CPU控制；
多路复用总线，耦合到所述多路复用总线接口并由其控制；其中所述多路复用总线包括多个公共信号线，用于采用支持关于具有第一总线类型接口的装置和具有第二总线类型接口的装置其中任一个的活动的协议和定时来传递地址、命令和数据；以及
第一装置，耦合到所述多路复用总线，其中所述第一装置是具有第一总线类型接口并存储由所述CPU执行的多个指令的非易失性存储装置。
7.如权利要求6所述的计算机系统，其特征在于，还包括耦合到所述多路复用总线并具有第二总线类型接口的第二装置，其中所述第二装置为I/O装置，以及其中所述多路复用总线还包括：第一协调信号线，用于在采用支持关于具有第一类型总线接口的装置的活动的协议和定时的传递过程中向所述第一装置发信号；以及第二协调信号线，用于在采用支持关于具有第二类型总线接口的装置的活动的协议和定时的传递过程中向所述第二装置发信号。
8.如权利要求7所述的计算机系统，其特征在于，所述多个公共信号线之中的一个公共信号线将所述多路复用总线接口所提供的具有时钟速率的时钟输出传递给所述第一和第二装置，所述时钟速率在采用支持具有第一总线类型接口的装置的协议和定时针对所述第一装置的传递过程中的第一时钟速率与采用支持具有第二总线类型接口的装置的协议和定时针对所述第二装置的传递过程中的第二时钟速率之间转换。
9.如权利要求7所述的计算机系统，其特征在于，所述CPU能够执行指令，使所述CPU控制所述多路复用总线接口来测试所述多路复用总线上具有所述第一总线类型接口的装置的存在，使所述第一装置被检测，以及所述CPU执行指令，使所述CPU控制所述多路复用总线接口来测试所述多路复用总线上具有所述第二总线类型接口的装置的存在，使所述第二装置被检测。
10.如权利要求7所述的计算机系统，其特征在于，所述多路复用总线接口能够执行指令，使所述多路复用总线接口测试所述多路复用总线上具有所述第一总线类型接口的装置的存在，使所述第一装置被检测，所述多路复用总线接口测试所述多路复用总线上具有所述第二总线类型接口的装置的存在，使所述第二装置被检测，以及所述多路复用总线接口能够为所述CPU提供所述第一和第二装置都被检测的指示。
11.如权利要求7所述的计算机系统，其特征在于，支持具有第一总线类型接口的装置的所述协议和定时支持通过所述公共信号线之一的串行数据传递，以及支持具有第二总线类型接口的装置的所述协议和定时支持通过多个所述公共信号线的并行数据传递。
12.如权利要求6所述的计算机系统，其特征在于，所述多路复用总线还包括协调信号线，用于在采用支持具有第一总线类型接口的装置或者具有第二总线类型接口的装置的协议和定时的传递过程中，向具有第一总线类型接口的装置和具有第二总线类型接口的装置其中任一个发信号。
13.如权利要求12所述的计算机系统，其特征在于，所述CPU能够执行指令，使所述CPU控制所述多路复用总线接口来测试所述多路复用总线上具有所述第一总线类型接口的装置的存在，使所述第一装置被检测。
14.一种方法，包括：
将多路复用总线的第一协调信号线驱动为有效，从而向具有可能耦合到所述多路复用总线的第一总线类型接口的装置发信号；
尝试利用适合支持通过具有第一总线类型接口的装置在所述多路复用总线的多个公共信号线上传递地址、命令和数据的协议和定时在所述多路复用总线上执行第一形式的活动；
如果没有装置对所述第一形式的活动作出响应，则将所述多路复用总线的所述第一协调信号线驱动为无效；
如果没有装置对所述第一形式的活动作出响应，则将所述多路复用总线的第二协调信号线驱动为有效，从而向具有可能耦合到所述多路复用总线的第二总线类型接口的装置发信号；以及
如果没有装置对所述第一形式的活动作出响应，则尝试利用适合支持通过具有第二总线类型接口的装置在所述多路复用总线的所述多个公共信号线上传递地址、命令和数据的协议和定时在所述多路复用总线上执行第二形式的活动。
15.如权利要求14所述的方法，其特征在于，尝试执行所述第一形式的活动还包括将所述多个公共信号线的时钟信号线设置为第一时钟速率，以及尝试执行所述第二形式的活动还包括将所述时钟信号线设置为第二时钟速率。
16.如权利要求14所述的方法，其特征在于，尝试在所述多路复用总线上执行所述第一形式的活动还包括在所述多个公共信号线之中的单个公共信号线上串行传递数据，以及尝试在所述多路复用总线上执行所述第二形式的活动还包括在所述多个公共信号线之中的至少两个公共信号线上并行传递数据。
17.如权利要求14所述的方法，其特征在于，尝试在所述多路复用总线上执行第一形式的活动还包括在所述多个公共信号线之中的至少两个公共信号线上并行传递数据，以及尝试在所述多路复用总线上执行所述第二形式的活动还包括在所述多个公共信号线之中的单个公共信号线上串行传递数据。
18.一种机器可访问介质，包括代码，这些代码由电子设备中的处理器执行时，使所述电子设备：
将多路复用总线的第一协调信号线驱动为有效，从而向具有可能耦合到所述多路复用总线的第一总线类型接口的装置发信号；
尝试利用适合支持通过具有第一总线类型接口的装置在所述多路复用总线的多个公共信号线上传递地址、命令和数据的协议和定时在所述多路复用总线上执行第一形式的活动；
如果没有装置对所述第一形式的活动作出响应，则将所述多路复用总线的所述第一协调信号线驱动为无效；
如果没有装置对所述第一形式的活动作出响应，则将所述多路复用总线的第二协调信号线驱动为有效，从而向具有可能耦合到所述多路复用总线的第二总线类型接口的装置发信号；以及
如果没有装置对所述第一形式的活动作出响应，则尝试利用适合支持通过具有第二总线类型接口的装置在所述多路复用总线的所述多个公共信号线上传递地址、命令和数据的协议和定时在所述多路复用总线上执行第二形式的活动。
19.如权利要求18所述的机器可访问介质，其特征在于还使所述处理器：
如果具有第一总线类型接口的第一装置响应所述第一形式的总线活动，则从所述第一装置读取指令；以及
如果具有第二总线类型接口的第二装置响应所述第二形式的总线活动，则从所述第二装置读取指令。
20.如权利要求18所述的机器可访问介质，其特征在于还使所述处理器：
在尝试在所述多路复用总线上执行所述第一形式的活动的过程中，将所述多个公共信号线之中的时钟信号线设置为第一时钟速率；以及
在尝试在所述多路复用总线上执行所述第二形式的活动的过程中，将所述时钟信号线设置为第二时钟速率。
CNB2004800081446A 2003-03-28 2004-02-11 检测存储装置接口的方法及设备 Expired - Fee Related CN100382063C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/402,779 2003-03-28
US10/402,779 US7000056B2 (en) 2003-03-28 2003-03-28 Method and apparatus for detecting low pin count and serial peripheral interfaces

Publications (2)

Publication Number Publication Date
CN1764912A true CN1764912A (zh) 2006-04-26
CN100382063C CN100382063C (zh) 2008-04-16

Family

ID=33130451

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800081446A Expired - Fee Related CN100382063C (zh) 2003-03-28 2004-02-11 检测存储装置接口的方法及设备

Country Status (8)

Country Link
US (1) US7000056B2 (zh)
EP (1) EP1609074A2 (zh)
JP (1) JP2006514771A (zh)
KR (1) KR100647168B1 (zh)
CN (1) CN100382063C (zh)
HK (1) HK1077658A1 (zh)
TW (1) TWI258668B (zh)
WO (1) WO2004095298A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102033828A (zh) * 2010-11-24 2011-04-27 中兴通讯股份有限公司 外接卡的访问方法和系统
CN104508643A (zh) * 2012-09-20 2015-04-08 惠普发展公司，有限责任合伙企业 检测键位置以确定线缆类型

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1480224A1 (en) * 2003-05-22 2004-11-24 STMicroelectronics S.r.l. A semiconductor memory with a multiprotocol serial communication interface
US20050044408A1 (en) * 2003-08-18 2005-02-24 Bajikar Sundeep M. Low pin count docking architecture for a trusted platform
TWI226552B (en) * 2003-11-20 2005-01-11 Rdc Semiconductor Co Ltd Bus integrating system
US7069371B2 (en) * 2004-03-10 2006-06-27 Silicon Storage Technology, Inc. Motherboard having a non-volatile memory which is reprogrammable through a video display port and a non-volatile memory switchable between two communication protocols
KR100647370B1 (ko) * 2004-04-20 2006-11-23 주식회사 하이닉스반도체 멀티 프로토콜 시리얼 인터페이스 시스템
US20050268020A1 (en) * 2004-05-27 2005-12-01 James David B Data transfer system with bus
WO2007105812A1 (en) * 2006-03-14 2007-09-20 Ricoh Company, Ltd. Memory card and memory card control changeover method
US20070260790A1 (en) * 2006-04-03 2007-11-08 Jerry Chen Embedded controller and method for updating the firmware thereof
US7552028B2 (en) * 2006-12-01 2009-06-23 Advantest Corporation Recording medium, test apparatus and diagnostic method
TW200839530A (en) * 2007-03-20 2008-10-01 Via Tech Inc Dynamic switching between multiplexed interfaces LPC and SPI
KR100921003B1 (ko) 2007-12-14 2009-10-09 한국전자통신연구원 신호 전송 장치 및 신호 전송 방법
US20090319708A1 (en) * 2008-06-19 2009-12-24 Yu-Ping Ho Electronic system and related method with time-sharing bus
US8255725B2 (en) 2009-04-28 2012-08-28 Kabushiki Kaisha Toshiba Information processing apparatus and power-saving control method
JP4846862B2 (ja) * 2010-05-12 2011-12-28 株式会社東芝 情報処理装置および省電力制御方法
CN103229155B (zh) * 2010-09-24 2016-11-09 德克萨斯存储系统股份有限公司 高速内存系统
US8135881B1 (en) 2010-09-27 2012-03-13 Skyworks Solutions, Inc. Dynamically configurable serial data communication interface
TWI427481B (zh) * 2011-07-01 2014-02-21 Feature Integration Technology Inc 工業標準構造介面匯流排的橋接系統、裝置與其方法
US9373962B2 (en) 2011-08-05 2016-06-21 Liebert Corporation Intelligent arbitration of power line based coordinating signals between multiple UPS buses without any auxiliary signals
US9293876B2 (en) * 2011-11-07 2016-03-22 Apple Inc. Techniques for configuring contacts of a connector
US9602101B2 (en) * 2013-10-07 2017-03-21 Microchip Technology Incorporated Integrated device with auto configuration
US9411772B2 (en) * 2014-06-30 2016-08-09 Echelon Corporation Multi-protocol serial nonvolatile memory interface
CN104993815B (zh) * 2015-07-22 2017-11-24 欧科佳（上海）汽车电子设备有限公司 一种通用管脚复用电路
JP2019215662A (ja) * 2018-06-12 2019-12-19 株式会社日立製作所 不揮発性メモリデバイス、及びインターフェース設定方法
CN109947488B (zh) * 2019-03-19 2022-05-10 武汉斗鱼鱼乐网络科技有限公司 通用功能模块的对象初始化方法、装置、设备和存储介质

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1177400B (it) * 1984-12-12 1987-08-26 Honeywell Inf Systems Sistema a microprocessore
EP0424658A3 (en) 1989-10-23 1993-11-18 Ibm Computer system
GB9424104D0 (en) 1994-11-29 1995-01-18 Accelerix Ltd Multiple bus standards
US5640541A (en) * 1995-03-24 1997-06-17 Openconnect Systems, Inc. Adapter for interfacing a SCSI bus with an IBM system/360/370 I/O interface channel and information system including same
DE69616245T2 (de) 1995-12-15 2002-07-25 Nec Corp., Tokio/Tokyo Datenprozessor mit Bussteuerung
US5832244A (en) * 1996-02-20 1998-11-03 Iomega Corporation Multiple interface input/output port for a peripheral device
US5896513A (en) * 1996-07-03 1999-04-20 Intel Corporation Computer system providing a universal architecture adaptive to a variety of processor types and bus protocols
US5774683A (en) * 1996-10-21 1998-06-30 Advanced Micro Devices, Inc. Interconnect bus configured to implement multiple transfer protocols
US6408347B1 (en) * 1998-12-10 2002-06-18 Cisco Technology, Inc. Integrated multi-function adapters using standard interfaces through single a access point
US6191480B1 (en) * 1999-09-07 2001-02-20 International Business Machines Corporation Universal land grid array socket engagement mechanism
US6485320B1 (en) * 2001-12-19 2002-11-26 Hon Hai Precision Ind. Co., Ltd. Land grid array connector assembly

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102033828A (zh) * 2010-11-24 2011-04-27 中兴通讯股份有限公司 外接卡的访问方法和系统
CN102033828B (zh) * 2010-11-24 2015-06-03 中兴通讯股份有限公司 外接卡的访问方法和系统
CN104508643A (zh) * 2012-09-20 2015-04-08 惠普发展公司，有限责任合伙企业 检测键位置以确定线缆类型
US9778308B2 (en) 2012-09-20 2017-10-03 Hewlett-Packard Development Company, L.P. Detecting key positions to determine a type of cable
US10641839B2 (en) 2012-09-20 2020-05-05 Hewlett-Packard Development Company, L.P. Detecting key positions to determine a type of cable

Also Published As

Publication number Publication date
TWI258668B (en) 2006-07-21
KR100647168B1 (ko) 2006-11-23
HK1077658A1 (zh) 2006-02-17
US7000056B2 (en) 2006-02-14
CN100382063C (zh) 2008-04-16
EP1609074A2 (en) 2005-12-28
WO2004095298A2 (en) 2004-11-04
US20040205274A1 (en) 2004-10-14
KR20050119663A (ko) 2005-12-21
TW200422843A (en) 2004-11-01
JP2006514771A (ja) 2006-05-11
WO2004095298A3 (en) 2005-02-10

Similar Documents

Publication Publication Date Title
CN100382063C (zh) 检测存储装置接口的方法及设备
CN101324875B (zh) 一种扩展i2c总线的方法及i2c总线扩展装置
US6516366B1 (en) Serial bus for connecting two integrated circuits with storage for input/output signals
KR100387980B1 (ko) 서로다른두직렬데이터전송모드로동작가능한직렬인터페이스
US20010042163A1 (en) Ram controller interface device for ram compatibility
US7913021B2 (en) Scalable bus structure
KR100910660B1 (ko) 메모리 컨트롤러, 이것을 포함하는 시스템 및 방법
KR20040106303A (ko) 프리페치 길이보다 짧은 버스트 길이를 갖는 메모리 시스템
CN1339128A (zh) 芯片内调试系统
US7739435B2 (en) System and method for enhancing I2C bus data rate
EP1021756A1 (en) Direct memory access (dma) transactions on a low pin count bus
JP2004362585A (ja) カード識別の互換性
US6801970B2 (en) Priority transaction support on the PCI-X bus
US5740199A (en) High speed wire-or communication system and method therefor
US6954809B2 (en) Apparatus and method for accessing computer system resources via serial bus
US11321258B2 (en) Integrated circuit, bus system and scheduling method
US6883057B2 (en) Method and apparatus embedding PCI-to-PCI bridge functions in PCI devices using PCI configuration header type 0
US20060010263A1 (en) Direct memory access (DMA) devices, data transfer systems including DMA devices and methods of performing data transfer operations using the same
CN110660367B (zh) 显示装置及其芯片间汇流排
EP0691616A1 (en) RAM and ROM control unit
US7853843B2 (en) Method and system for testing chips
CN111579973B (zh) 芯片同步测试方法、芯片、电子设备及存储介质
EP0382342B1 (en) Computer system DMA transfer
US6487671B1 (en) Elimination of turnaround cycles on multiplexed address/data buses
WO2017067842A1 (en) Control system for communicating with devices connected to a bus, and communication method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080416

Termination date: 20190211