TWI258668B - Method and apparatus for detecting memory device interface, computer system, and machine-accessible medium - Google Patents

Description

1258668 (1) , 玖、發明說明 【發明所屬之技術領域】 本發明係有關記億體裝置介面之偵測方法及設備。 【先前技術】 電腦系統持續變成更爲小型而且亦成爲更具能力，且 此係至少部分爲由電腦系統之各個構件所驅使以持續執行 更爲增多種類的功能。明確而言，電腦系統之積體電路（ 1 c S )持續被設計以納入更多的特徵與選項，而提供至此 等ICs所運用於其中之電腦系統的製造者。 對於IC s和ICs附接之電腦系統電路板兩者的製造者 之一個重複發生的問題爲對增加數量之訊號接腳提供支援 ’而訊號接腳對於不斷增加數目之外貌特徵與選項而言係 必須被提供的。不斷增加數量之接腳需要更昂貴的1C封 裝，該1C封裝能夠提供更多的接腳。此外，爲了小型化 與維持短的內部導體長度起見，此等更昂貴的1C封裝組 件通常以更密集的集中方式來置放此等較大數量的接腳， 且在電路板上需要導電的線跡與焊接墊（或其他導電的焊 接位置）之更密集的置放，因而提高電路板成本。給定增 加更多接腳至I C封裝組件之附加成本與複雜度，希望找 出限制給定1C需要之接腳數目的方式。 限制接腳數目的一種常見方式爲達成功能與接腳數量 之間的折衷，而通常，這會造成限制其欲由給定IC所實 行之功能，且或許將某些功能放進不同的1C中，其可能 -4- (2) 〃 1258668 增加在一給定的電子裝置中之ICs的數量。然而，對於電 腦系統之設計與建立的一個重複發生的目標爲藉由減少使 用於電腦系統中之構件（包括：ICs )的整體數量來驅使 降低成本且提高可靠度。 【發明內容及實施方式】 於以下說明中，爲了解說，諸多細節被提出以提供本 發明之徹底的瞭解。然而，對於熟悉此技藝人士而言將爲 顯明的是，此等特定的細節並不是實行本發明所必需的。 本發明之實施例係有關將對於兩個不同的匯流排介面 之支援倂入於一 1C中，此係藉由多工化該兩個不同的匯 流排介面功能之大部分於一 1C之相同接腳，以避免必須 配置較高數量的接腳，否則將會要求其支援具有整體分離 的接腳組之兩個匯流排。雖然以下論述係將焦點集中於到 非揮發性記憶體裝置的匯流排介面，將爲熟悉此技藝人士 所瞭解的是’如下文所主張之本發明係可實行以支援爲許 多目的之任一者所使用的兩或多個匯流排。又，雖然以下 論述係集中焦點於電腦系統內之1c ’將爲熟悉此技藝人 士所瞭解的是，如下文所主張之本發明係可實行而相關於 其他具有支援附接至多個匯流排的電子構件之電子裝置。 第1圖係運用電腦系統之實施例的方塊圖。電腦系統 100係至少部分爲由中央處理單元（CPU ) 1 10、前側匯流 排（FSB ) 1 12、北橋接器邏輯120、鏈結匯流排122、南 橋接器邏輯124、記憶體系統130、圖形控制器150、進 -5- (3) - 1258668 階圖形埠（A G P )匯流排1 5 2、顯示器1 5 4、週邊匯流排 連接器160、週邊匯流排162、儲存控制器170、儲存驅 動器172、儲存媒體174、多工匯流排142、以及非揮發 性記憶體裝置14〇a與140b之一或二者所組成。 CPU 110、FSB 112、北橋接器邏輯120與記憶體系 統1 3 0組成一種電腦系統1 〇 0之核心的形式，其能夠執行 機器可讀取的指令。CPU 1 10係經由FSB 1 12而連接至北 橋接器邏輯120，且實行支援CPU 110之各種的功能，包 括：控制及提供CPU 110到也連接至北橋接器邏輯120 之記憶體系統130的存取。在各種的實施例中，CPU 1 10 係可爲各種型式的CPU之任一者，其包括：能夠執行眾 所週知及運用“x86”指令集的至少一部分之CPU，且在 其他各種的實施例中，可以有超過一個的CPU。在各種的 實施例中，記憶體系統1 3 0係可爲各種型式的隨機存取記 憶體（RAM )之任一者，其包括：快速分頁模式（FPM ) 、擴充資料輸出（EDO )、單資料率（SDR )或雙資料率 (DDR )形式之同步動態 RAM ( SDRAM )、運用 RAMBUStm介面的各種技術之RAM、等等。 圖形控制器150 ' AGP匯流排152與顯示器154組成 一種能夠將視覺使用者介面提供給電腦系統1 00的使用者 之顯示系統的形式。AGP匯流排1 52爲一高速並列匯流排 ’其連接該北橋接器邏輯1 2 0至圖形控制器1 5 0，且在各 種的實施例中，北橋接器邏輯1 20被組構來提供非常低之 潛時資料路徑於圖形控制器150與記憶體系統130之間。 -6 - (4) 1258668 圖形控制器1 50係進而連接至顯示器1 54，且控制該顯示 器154以提供視覺影像。 南橋接器邏輯1 2 4係經由鏈結匯流排1 2 2而連接至北 橋接器邏輯120，且可提供多工匯流排142與週邊匯流排 1 62之一或二者，藉此，更多裝置可以被連接來添加功能 性於電腦系統1 〇〇。相較於多工匯流排1 42，週邊匯流排 162係較高速度及更爲通用的匯流排，並且被設計來支援 更複雜的裝置之連接，而更複雜的裝置能夠支援及更完整 地利用由週邊匯流排1 62所提供之廣大範圍的能力。相較 於週邊匯流排1 62，多工匯流排1 42係較爲慢速及較爲簡 單的匯流排，並且被設計來支援較不複雜的裝置之添加， 允許附加各種形式之較爲簡單的I/O埠邏輯、記憶體裝置 、計時器、等等，以增加電腦系統1 00之功能性。 在各種的實施例中，更多的裝置可以被直接連接至週 邊匯流排1 62，且在各種的實施例中，週邊匯流排1 62可 以實施具有一或多個連接器160以提供一種方式，藉此方 式，更多的裝置係可以被可拆裝式地連接至週邊匯流排 1 62。在各種的實施例中，週邊匯流排1 62可以被設計來 符合各種廣爲已知形式之匯流排，其已經在電腦設計之技 藝中變成“標準化”，諸如：擴充之工業標準架構（ EISA) ^ Micro Channel™ 架構（MCA)、週邊構件互連 (PCI ) 、PCI-X、等等。 在各種的實施例中，可以透過週邊匯流排1 62及/或 匯流排連接器1 60 (以及透過各種其他方式之連接的任一 (5) 1258668 者）而被連接至電腦系統1 00之裝置爲儲存控制器1 70 ’ 其最終被連接至儲存驅動器1 72。儲存控制器1 70提供邏 輯以控制儲存驅動器1 72，藉此，由儲存媒體1 74所載運 之資料及/或指令可以被存取。誠然，在一些實施例中， 儲存媒體174載運即將被CPU 1 10所執行之機器可存取 的指令，以致使CPU 1 1 0來決定非揮發性記憶體裝置 14〇a與140b之一者或二者的存在與否，如同將敘述於後 者。儲存媒體1 74可以是如同熟悉此技藝人士將瞭解之多 種型式與技術的任一者，包括：CD或DVD ROM、磁碟 或光碟片、磁光碟、磁帶、半導體記憶體、在紙或其他材 料上的文字或打孔、等等。 當電腦系統100首先被啓動或初始化（例如：藉由“ 重設”電腦系統100、等等）時，對於CPU 1 1〇來說，通 常的做法是嘗試找到初始的指令（有時被不同地稱爲“韌 體”、“ROM碼”、“基本輸入/輸出系統，，或“ BI〇s” )以執行於預定的記憶體位址。儲存該等初始指令於非揮 發性記憶體裝置中，諸如：非揮發性記憶體裝置丨40a與 1 4 0 b之任一者也是通常的做法。如第i圖所述，非揮發 性記憶體裝置1 4 0 a與1 4 0 b之任一者係可經由多工匯流排 142而連接至南橋接器遞輯124，然而，亦如第1圖所述 ，非揮發性記憶體裝置14〇a與140b之各者具有不同的介 面。明確而言，非揮發性記憶體裝置1 4 〇 a具有“型式A ”介面，而非揮發性記憶體裝置1 40b具有“型式B，，介 面。在許多可能之不同的實施例中，在型式八與B介面 (6) 1258668 之間可以有許多可能之特定差異的任一者。此等差異可以 是在時序、位元組之e n d i a η配置、開路集極對三態發訊 、命令協定、並列對串列的資料傳輸、等等方面的差異。 如繪製於第1圖所述，南橋接器邏輯1 24提供被組構成通 容型式Α或Β介面之單一個多工匯流排142，因而讓非揮 發性記憶體裝置140a與140b之任一者能夠透過多工匯流 排142與南橋接器邏輯124而和電腦系統1〇〇 —起使用。 爲了允許不同介面（諸如··介面型式A與B之非揮 發性記憶體裝置140a與140b )之裝置的附接，南橋接器 邏輯124包括介面邏輯以查詢被連接至多工匯流排142之 裝置而識別被那些裝置所使用之介面的型式，以及實施和 在那些裝置中所發現之不同介面的事務處理。多工匯流排 i 42與此介面邏輯被設計來支援不同的介面，主要爲透過 必要的訊號之多工化以支援不同的介面於南橋接器邏輯 124之接腳上，俾使有一被連接至超過一個不同介面之南 橋接器邏輯124之子集合的接腳，因而允許支援多個不同 的介面而無須使用來自南橋接器邏輯1 24的額外接腳，以 提供整體分離的集合之接腳給各個不同的介面。明確而言 ，組成多工匯流排142之南橋接器邏輯124之子集合的接 腳被連接至非揮發性記億體裝置140a與140b之兩個介面 型式A與B，俾使南橋接器邏輯1 24的額外接腳不被使用 來提供整體分離的介面給介面型式A與B。 在各種的實施例中，多工匯流排1 4 2可以被組構來同 時通容介面型式A與B，而允許具有型式A介面之裝置 -9- (7) 1258668 與具有型式B介面之裝置能夠同時連接至匯流排1 42。或 者，多工匯流排1 4 2可以被組構來支援介面型式A與B 之任一者，但是不支援具有型式A介面之裝置與具有型 式B介面之裝置的同時附接。又，雖然爲了簡明而未顯示 於第1圖，除了支援非揮發性記憶體裝置140a與140b之 一或二者的連接外，多工匯流排1 42的一些實施例可以被 組構來支援執行不同於指令儲存以外的功能之裝置，諸如 :提供電腦系統1 〇〇具有用於鍵盤、滑鼠、印表機、數據 機、紅外線收發器、等等的介面之裝置。 雖然電腦系統1 〇〇已經被記述及敘述而具有各種特定 細節，諸如：於各種ICs中功能之分配、匯流排之配置與 型式、與各種構件之數量，熟悉此技藝人士將易於知悉的 是，電腦系統1 〇〇係僅爲電腦系統之諸多可能架構與實施 的一個例子。電腦系統1 00係僅爲電腦系統的一個特定實 施，且對於熟悉此技藝人士將爲顯明的是，電腦系統之彼 等細節係無關於下文中所主張之本發明的精神與範疇。 第2圖係提供匯流排介面的邏輯之實施例的方塊圖。 邏輯裝置2 1 0爲諸如電腦系統之較大型電子裝置的構件。 明確而言，在電腦系統的一些實施例中，邏輯裝置2 1 0係 可爲一南橋接器邏輯裝置或是一或多個匯流排與其連接之 電腦系統的其他構件。邏輯裝置2 1 0係至少部分由多工匯 流排介面2 1 4所組成，透過此介面2 1 4，邏輯裝置2 1 0分 別透過多工匯流排2 3 2而將訊號傳送至及接收自非揮發性 記憶體裝置240a與240b之型式A介面244a與型式B介 (8) 1258668 面244b之一或二者的。 多工匯流排2 3 2係由共同訊號線23 6、協調訊號2 3 8 a 與協調訊號238b所組成的’共同訊號線23 6可以共用於 多工匯流排介面214、型式A介面244a與型式B介面 2 44b之間；多工匯流排介面214係透過協調訊號2 3 8 a來協 調多工匯流排介面214與型式A介面244a之間的匯流排 活動；多工匯流排介面214係透過協調訊號2 3 8b來協調多 工匯流排介面214與型式B介面2 44b之間的匯流排活動 。實質上，多工匯流排介面2 1 4提供一種多工匯流排，亦 即多工匯流排232，其結合來自型式A介面244a被設計 來與其連接之匯流排型式A與型式B介面244b被設計來 與其連接之匯流排型式B的訊號與功能性，尋求使該匯流 排型式A與B二者之訊號的至少一部分多工化於能夠爲 型式A介面244a與型式B介面244b所共用之一共同組 的訊號線上，且經由協調訊號23 8 a與2 3 8 b而協調經多工 化的活動於該共同組的訊號線上。 離開匯流排型式A的哪一個訊號（或甚至多個訊號 )被用作協調訊號23 8 a係取決於匯流排型式A之訊號與 協定的特性。舉例而言，若匯流排型式A之協定係俾使 :當一給定的晶片選擇或其他的控制輸入爲不作用時，被 設計來和匯流排型式A —起工作之介面需要使多個訊號 三態化，則控制輸入可被用作協調訊號2 3 8 a。或者，若 匯流排型式A之協定係俾使：當在一時鐘輸入之一定數 目的時鐘脈衝發生而沒有一些特別形式的活動進行於其他 -11 - (9) 1258668 訊號線上時，被設計來和匯流排型式A —起工作之介面 需要使多個訊號三態化，則時鐘輸入可被用作協調訊號 2 3 8 a。類似的例子亦可應用於協調訊號2 3 8 b。又，若當 介面並未從事於匯流排活動時，被設計和匯流排型式A 一起工作之介面正常地三態化許多其訊號，而被設計來和 匯流排型式B —起工作之介面使用被設計而被鏈結至開路 一集極匯流排之許多訊號，仍有可能多工化匯流排型式A 之許多個可三態化的訊號與匯流排型式B之許多個開路一 集極訊號，只要適當的上拉及/或下拉式電阻器視需要而 被使用來使此多工化成爲可能。 如熟悉此技藝人士所將認知的，於第2圖所記述者在 取決於個別的訊號之電氣特性與匯流排型式A與B而言 ，期望他們爲作用與不作用之時間的意義上係有些簡化， 其可能爲超過僅是協調訊號23 8a與2 3 8 b連接多工匯流排 介面214至型式A介面244a與型式B介面244b之僅一 者或另一者。這也可能因匯流排型式A與B都不需要相 同數量的訊號線之使用而產生，且因此，型式A介面 2 44a或型式B介面244b之任一者有可能比另一者具有更 大數量之連接至多工匯流排介面214的訊號。 第3圖係提供匯流排介面之邏輯的實施例之較詳細的 方塊圖，其顯示更多的特定訊號細節。類似於第2圖之邏 輯裝置210，邏輯裝置310爲諸如電腦系統之較大型電子 裝置的構件，而且在電腦系統的一些實施例中，還輯裝置 310可爲一南橋接器邏輯裝置或是一或多個匯流排與其連 -12- (10) 1258668 接之電腦系統的其他構件。邏輯裝置310係至少部分由多 工匯流排介面3 1 4所組成，而介面3 1 4提供多工匯流排 3 3 2，其能夠支援串列週邊介面（SPI )與低接腳計數（ LPC )匯流排之協定與時序。多工介面係透過多工匯流排 3 3 2而將訊號分別傳送至及接收自非揮發性記億體裝置 340a與340b之SPI介面344a與LPC介面344b之一或二 者。如同將從以下論述而變爲明確的，若希望的話’多工 匯流排介面3 14與多工匯流排3 3 2係意指通容LPC裝置 與SPI裝置同時連接至多工匯流排332。 多工匯流排介面3 1 4提供具有允許被設計來介接至廣 爲已知的SPI或LPC匯流排之裝置能夠被連接至匯流排 3 3 2之特徵的匯流排3 3 2。SPI係由摩托羅拉（Motorola) 公司所引進，且已經變成廣泛運用在微控制器應用上’以 供包括EEPROMs、DSPs與LED數値顯示器驅動器之諸多 型式的裝置之附接用。隨著高達2 0 Mbps之目前的資料率 與在提高資料率高達25 Mbps之產業上的目前話題，SPI 被看成是對於長期熟悉的I2C匯流排之後繼者。LPC係由 英代爾（Intel )公司所引進，且已經變成廣泛運用在個人 電腦應用，以供包括快閃ROMs與I/O控制器晶片之諸多 型式的裝置之附接用，以提供至使用者介面裝置之介面。 具有現行爲高如16.5MB/sec之資料率，LPC被廣泛運用 作爲一個對如同ISA的匯流排之替代者，ISA已經提供可 相較的資料率，但其需要較多的訊號，而因此需要在組成 個人電腦之一部分的1C上之更多的接腳。 -13- (11) 1258668 組成多工匯流排3 3 2之訊號-cs 3 3 8 a與LFRAME# 3 3 8 b爲協調訊號，其被多工匯流排介面314所運用來協 調於多工匯流排介面314與SPI介面344a及LPC介面 3 4 4 b各者之間的匯流排活動。熟悉s P I匯流排者將知悉 的是，-CS 3 3 8 a爲SPI匯流排之“晶片選擇，，訊號，且從 屬裝置（諸如：非揮發性記憶體裝置3 40a )之其他訊號 被三態化且當其-CS輸入被驅動爲不作用（亦即：高）時 ’被如此之從屬裝置的介面（諸如：SPI介面344a)所忽 視。熟悉LPC匯流排者將知悉的是，LFRAME# 3 3 8b爲“ 框住”在LPC匯流排上的位址、命令與資料之有效轉移 的起始與終止之訊號，且週邊裝置（諸如：非揮發性記憶 體裝置340b)之其他訊號被三態化且當其LFRAME#輸入 被驅動成不作用（亦即：高）時，被如此之週邊裝置的介 面（諸如：LPC介面344b )所忽視。多工匯流排介面3 14 使用-CS 3 3 8 a與LFRAME# 3 3 8 b以分別選擇非揮發性記 憶體裝置3 40a與3 40b之一者或另一者，從事匯流排活動 且防止在非揮發性記憶體裝置3 4 0 a與3 4 0 b之間的匯流排 衝突。 有了用作協調訊號之- CS 338a與LFRAME# 338b，其

餘的訊號組成一組非協調訊號3 3 6。在非協調訊號3 3 6之 中所記述的一個爲被路由至SPI介面344a與LPC介面 3 44b兩者的重設訊號。LPC介面特別提供重設訊號（被 稱爲LRESET#)，以每當LPC匯流排出現於其中之電腦 系統的其他構件也被重設時，輸送重設訊號到附接至LPC -14- (12) 1258668 匯流排之裝置。然而，如熟悉此技藝人士將知悉者，可想 到的是，附接至LPC匯流排之特別簡單的裝置（諸如： 一非揮發性記億體裝置340b )可能不需要重設訊號。SPI 介面並不特定提供任何形式的重設訊號，然而，可想到的 是’附接至LPC匯流排之複雜裝置（可能比非揮發性記 憶體裝置3 40a還複雜的裝置）可能需要重設訊號。多工 匯流排介面3 1 4之各種可能的實施例係可或不可提供重設 訊號至附接至多工匯流排3 3 2之裝置。又，多工匯流排介 面3 1 4與多工匯流排3 3 2出現於其中的電腦系統或其他電 子裝置之各種可能的實施例可具有其他的邏輯或另一個匯 流排，自該匯流排，重設訊號可以被提供以代替提供它之 多工匯流排介面3 1 4。 在非協調訊號3 3 6之中所記述的一個爲被路由至SPI 介面344a與LPC介面344b兩者的時鐘訊號。SPI與LPC 匯流排二者均需要時鐘訊號（於 SPI中被稱爲 SCK或 SCLK而於LPC中被稱爲LCLK)，以同步化跨於此二匯 流排上的位址、命令與資料之轉移。根據非揮發性記憶體 裝置3 40a與3 40b各者的資料率之特定需求以及多工匯流 排介面3 1 4的特定設計，而可能使用相同的時鐘訊號以同 步化在多工匯流排3 3 2上之SPI與LPC型式的匯流排活 動。明確而言，雖然SPI目前支援高達20MHz之時鐘（ 儘管25MHz目前已經被提出做爲新的最大時鐘速率）， 在一些實施例中，可能非揮發性記憶體裝置3 40a不能夠 以將完全利用如此之時鐘的速率來轉移資料。同樣地，在 -15- (13) 1258668 一些實施例中，可能非揮發性記憶體裝置3 40b不能夠以 將完全利用目前由LPC所支援之最大33MHz時鐘的速率 來轉移資料。在一些實施例中，時鐘訊號之此共用能夠需 要設計多工匯流排介面3 1 4之邏輯能夠供應變動頻率的時 鐘，藉此，時鐘訊號視發生之匯流排活動的型式而切換於 兩個不同的頻率（諸如：SPI的現行頻率20MHz與LPC 的現行頻率33MHz )之間。在其他實施例中，共同的時 鐘頻率被選取且使用於SPI與LPC型式的匯流排活動（ 諸如：SPI之可能的未來最大時鐘速率25MHz)，而結果 爲此兩種型式的匯流排活動之一者或另一者係同步化於比 該型式的匯流排活動之最大可能還慢的時鐘。否則，在其 他的實施例中，可能希望藉由提供分離的時鐘訊號給非揮 發性記憶體裝置3 40a與340b二者來使LPC與SPI裝置 兩者之資料轉移率最佳化，並且維持多工匯流排介面3 1 4 之某種程度的設計簡單。

非協調訊號336也被描述成包括LAD0至LAD3，其 組成並列雙向半個位元組寬的一組訊號，藉此，位址、命 令與資料係轉移於一 LPC匯流排上。如圖所述，LAD 2與 LAD3已經和MISO與MOSI —起被多工化，其組成主控-入-從屬-出（master-in-slave-out)與主控-出-從屬-入（ master-out-slave-in)的單向串列訊號，藉此，位址、命 令與資料係轉移於SPI匯流排上，造成經多工化的 LAD2/M0SI與LAD3/MIS0訊號。如同熟悉此技藝人士將 爲易於知悉的，可憑藉其他形式之多工化此等LPC與SPI (14) 1258668 轉移訊號，而如此之訊號的不同組合係產生於其中， 有偏離如下文中所主張之本發明的精神與範疇。 決定LPC及/或SPI裝置之存在與否可藉由多工 排介面4 1 4來予以達成，而多工匯流排介面4 1 4實施 多個操作於多工匯流排4 3 2上以查詢L P C及/或S P I 之存在。在變化的實施例中，多工匯流排介面4 1 4可 實施一或多個讀取操作，首先使用LPC或SPI協定 中一者、且於無法得到回應時、隨後使用該兩個協定 一者。和LFRAME#訊號338b分開之-CS訊號338a 供允許所嘗試的讀取操作能夠被實施來找尋具有該兩 面之其中一者的裝置，而不會妨礙具有該兩個介面之 者的裝置。 第4圖係提供匯流排介面之邏輯的另一個實施例 詳細的方塊圖，其顯示更多的特定訊號細節。類似於 與3圖之邏輯裝置210與310，邏輯裝置410爲諸如 系統之較大型電子裝置的構件，並且在電腦系統的一 施例中，可爲一南橋接器邏輯裝置或是一或多個匯流 其連接之個電腦系統的其他構件。類似於邏輯裝置3 邏輯裝置4 1 0係至少部分由多工匯流排介面4丨4所組 邏輯裝置410係透過介面414而將訊號分別傳送至及 自透過多工匯流排4 3 2非揮發性記憶體裝置4 4 0 a與 之SPI介面444a與LPC介面444b之僅其中一者或 者。不同於多工匯流排介面314與多工匯流排332， 能夠通容LPC裝置與SPI裝置兩者之同時連接至多 而沒 匯流 一或 裝置 嘗試 之其 之另 的提 個介 另一 之較 第2 電腦 些實 排與 10， 成， 接收 440b 另一 他們 工匯 (15) 1258668 流排332，多工匯流排介面414與多工匯流排43 2係意指 在無論何時，都能通容LPC或SPI裝置之僅其中一者或 另一者之連接至多工匯流排43 2。 介於第3圖的多工匯流排3 3 2與多工匯流排43 2之間 的主要差異在於LPC匯流排的LFRAME#訊號之多工化於 和 SPI匯流排的-CS訊號相同的訊號線上，而產生 LFRAME#/-CS訊號438〇這對邏輯裝置410來說除去了需 要提供額外的接腳，以允許此二訊號能夠在分開的訊號線 上，但這也引起稍早所述的結果，即：多工匯流排432可 通容LPC裝置或SPI裝置，而非兩者同時。決定LPC裝 置或SPI裝置是否被附接，且因而決定多工匯流排432是 否應受多工匯流排介面4 14所控制而作爲LPC匯流排或 SPI匯流排，能夠藉由實施一或多個操作於多工匯流排 43 2上以查詢LPC及/或SPI裝置的存在之多工匯流排介 面414來予以達成。 在一個實施例中，多工匯流排介面414嘗試經由SPI 匯流排協定與時序，使用 LFRAME#/-CS訊號43 8、以及 出自於非協調訊號 43 6 之時鐘、LAD2/MOSI 與 LAD3/MISO訊號實施—或多個讀取操作。若SPI裝置（ 諸如：具有其SPI介面444a之非揮發性記憶體裝置440a )係存在’則多工匯流排介面414應經由LAD 3/MIS 0訊 號而接收來自SPI裝置的一或多個位元組之某種形式的資 料、命令、等等。假定LPC匯流排要求LAD0至LAD3訊 號具有上拉電阻器’所存在的SPI裝置之欠缺應造成由多 (16) 1258668 工匯流排介面414接收到來自LAD 3/MIS0的每 是1。然而，欲進而確保無SPI裝置出現，在一 中，可以認爲是對LAD3/MISO來說，希望使上 可切換，俾使 LAD3/MIS0可以受到被下拉且重 讀取操作。若不存在SPI裝置，則結果係應爲由 排介面414接收到來自LAD3/MIS0的每個位元 若找到S P I裝置，則多工匯流排4 3 2將隨後被 SPI匯流排。然而，若無SPI裝置被發現，則在 的實施例中，LPC裝置之存在可以被假定，或是 他操作可使用LPC協定而被實施於多工匯流排 以確認LPC裝置之存在。 在一個實施例中，多工匯流排介面4 1 4嘗試 匯流排協定與時序使用LFRAME#/-CS訊號438 自於非協調訊號43 6之所有的訊號來實施一或多 作。然而，作爲對抗引起多工匯流排介面4 1 4與 的SPI裝置之間的可能短路之預防措施，多工匯 4 1 4可以被設計來使用上拉或下拉電阻器（或許 爲利用已爲由LPC標準之針對LAD3訊號所需要 阻器）而真正地驅動LAD3/MIS0，。又，爲了 存在之SPI裝置能夠正確地回應，在一些實施例 以20MHz或更低之時鐘速率來驅動時鐘訊號， LPC所提供之接近33MHz最大値的時鐘速率。ί 置（諸如：具有其SPI介面444b之非揮發性記 4 4 0 b )存在，則多工匯流排介面4 1 4應接收跨於 個位元都 些實施例 拉電阻器 複嘗試之 多工匯流 均爲0。 操作成爲 各種可能 讀取或其 43 2 上， 經由LPC 、以及出 個讀取操 可能存在 流排介面 甚至是僅 的上拉電 確保可能 中，可能 而不是由 g LPC 裝 憶體裝置 LAD0、 (17) 1258668 LAD1、LAD2/M0SI、與 LAD3/MIS0 之來自 LPC 裝置的 有效SYNC位元組。若SPI裝置存在，則多工匯流排介面 414應經由LAD3/MIS0訊號而接收來自該SPI裝置的一 或多個位元組之某種形式的資料、命令、等等。若無任何 裝置存在，且在LADO至LAD3訊號上之由LPC所需要的 正常上拉電阻器正被維持著，則多工匯流排介面4 1 4應接 收跨於 LADO、LAD1、LAD2/M0SI 與 LAD3/MIS0 上都是 1 ° 如同熟悉此技藝人士所將易於知悉者，測試SPI或 LPC裝置的存在之其他實施例係可能的。測試該等裝置的 一些可能方式係可選取，利用邏輯裝置410被安裝於其中 之電腦系統或電子裝置之設計樣態的知識，即：何種訊號 係經由邏輯裝置4 1 0與其連接之電路板而自多工匯流排介 面4 14以實際做成可用於給定的LPC或SPI裝置。舉例 而言，如果已知重設訊號將僅被路由至LPC裝置（若 LPC裝置存在）而不是至SPI裝置，則重設訊號可透過多 工匯流排介面4 1 4來予以操縱以確保任何可能存在之LPC 裝置被致使而在爲SPI裝置之存在實施測試時不做任何的 回應，或反之亦然，若已知僅SPI裝置將會接收重設訊號 〇 雖然第2、3與4圖之多工匯流排介面214、314、與 4 1 4分別被描述成已經被整合或是“內建”於其他所描述 的邏輯裝置，以提供在那些其他的邏輯裝置與所描述的多 工匯流排之間的接達，熟悉此技藝人士所將瞭解的是，多 -20- (18) 1258668 工匯流排介面2 1 4、3 1 4及/或4 1 4在多種可能的實施例之 任一者中可以被實施爲獨立式裝置。明確而言，熟悉此技 藝人士所將知悉的是，多工匯流排介面2 1 4、3 1 4與4 1 4 可提供接達至對於來自跨另外的匯流排之其他裝置的伴隨 的多工匯流排，而沒有偏離如下文所主張之本發明的精神 與範疇。此外，熟悉此技藝人士將易於理解的是，在各種 實施例中，多工匯流排介面2 1 4、3 1 4與4 1 4可決定其跨 於伴隨的多工匯流排上之具有各種型式的介面之各種裝置 的存在與否，其爲獨立經由內部微控制器、內部CPU、硬 體邏輯、可程式規劃邏輯、等等’或是在多工匯流排介面 2 14、3 14及/或414的外部之另一裝置的控制下，諸如， 舉例來說：多工匯流排介面2 1 4、3 1 4及/或4 1 4設法被倂 入於其中之電腦系統或其他電子裝置的CPU。又，在多工 匯流排介面214、314及/或414係透過內部CPU、微控制 器或執行指令之類似的處理裝置來決定跨於伴隨的多工匯 流排上之具有各種型式的介面之各種裝置的存在與否之實 施例中，被執行來實施該等裝置存在與否的決定之機器可 存取指令係可讀取自一媒體，諸如，舉例來說：第1圖之 儲存媒體174。 第5圖係一實施例的流程圖。決定具有用於匯流排型 式A之介面的裝置是否附接至能夠支援具有用於匯流排 型式A之介面的任一裝置或具有用於匯流排型式B之介 面的裝置之多工匯流排的努力開始於步驟5 1 0 ’藉由驅動 用於匯流排型式A之協調訊號（例如：第2圖之協調訊 -21 ^ (19) 1258668 號2 3 8 a)爲作用。於步驟512，嘗試實施使用匯流排型式 A協定之某種形式的匯流排活動，諸如：讀取操作。若於 步驟5 1 4，回應係接收自具有匯流排型式a介面的裝置， 則可做成任一假設，即：於步驟5 2 0，在具有匯流排型式 B介面的多工匯流排上沒有任何裝置出現，或於步驟540 ，對具有匯流排型式B介面的裝置之測試能夠開始。否則 ，若於步驟5 1 4，並無任何回應係接收自具有匯流排型式 A介面的裝置，則任一假設可做成於步驟53 0 ,即：具有 匯流排型式B介面的裝置係存在的，或於步驟540，對具 有匯流排型式B介面的裝置之存在於多工匯流排上之測試 可以開始。若對具有匯流排型式B介面的裝置在多工匯流 排上之測試發生，則於步驟5 1 0被驅動成作用之用於匯流 排型式A之相同的協調訊號於步驟5 4 0被驅動成不作用 。於步驟542，用於匯流排型式B之協調訊號（例如：第 2圖之協調訊號2 3 8 b )被驅動爲作用。於步驟5 4 4，嘗試 實施使用匯流排型式B協定之某種形式的匯流排活動，隨 後接收來自跨於多工匯流排上之具有匯流排型式B介面的 裝置的回應，若該裝置係存在於步驟546。 第6圖係另一實施例的流程圖。決定具有用於匯流排 型式A之介面的裝置是否被附接至能夠支援具有用於匯 流排型式A之介面的任一裝置或具有用於匯流排型式B 之介面的裝置（但是並非同時對兩個型式）之多工匯流排 的努力開始於步驟6 1 2，藉由嘗試實施使用匯流排型式A 協定之某種形式的匯流排活動，諸如：讀取操作。若回應 -22- (20) 1258668 係接收自來自跨於多工匯流排上之具有匯流排型式A介 面的裝置，則找出裝置位置之努力可結束於步驟6 1 4。然 而，若無回應係接收自具有匯流排型式A介面的裝置， 則1此實施例的一些變化例中，可做成假設於步驟6 2 2， 即：具有匯流排型式B介面的裝置係存在的。或者，在此 實施例之其他變化例中，於步驟63 2，可努力找出具有匯 流排型式B介面的裝置，藉由嘗試實施使用匯流排型式B 協定之某種形式的匯流排活動，隨後藉由接收來自跨於多 工匯流排上之具有匯流排型式B介面的裝置之回應，若該 裝置係存在於步驟6 3 4。 本發明係已經關連於較佳實施例來做描述。明顯地， 對於熟悉此技藝之人士而言，諸多的替代、修正變化、與 使用係按照前述說明而將爲顯明。熟悉此技藝之人士將瞭 解的是，本發明係可實行來藉由各種可能的匯流排介面而 支援各種型式的電子裝置，且並不受限於具有用於LPC 或SPI匯流排的介面之非揮發性記憶體裝置。熟悉此技藝 之人士亦將瞭解的是，本發明係可實行來支援不同於電腦 系統之電子裝置，諸如：視聽娛樂裝置、載具中之控制器 裝置、由電子電路所控制之器具、等等。 【圖式簡單說明】 對於熟悉此技藝之人士而言，本發明之目的、特點與 優點鑒於以下的詳細說明而將會顯明，其中： 第1圖係使用電腦系統之實施例的方塊圖。 -23- (21) ^ 1258668 第2圖係提供多工匯流排之邏輯實施例的方塊圖。 _ 第3圖係提供多工匯流排之邏輯之實施例的更加特定 方塊圖。 第4圖係提供多工匯流排之邏輯之另一實施例的更加 特定方塊圖。 第5圖係一實施例的流程圖。 第6圖係另一實施例的流程圖。 〔主要符號說明〕 1 0 〇 :電腦系統 1 10 :中央處理單元（CPU ) 1 12 :前側匯流排（FSB ) 120 :北橋接器邏輯 122 :鏈結匯流排 124 :南橋接器邏輯 1 3 0 :記憶體系統 φ 140a、140b :非揮發性記憶體裝置 142 :多工匯流排 150 :圖形控制器 152 :進階圖形埠（AGP)匯流排 1 5 4 :顯示器 160 :週邊匯流排連接器 162 :週邊匯流排 170 :儲存控制器 -24- (22) 1258668 172 :儲存驅動器 174 :儲存媒體 210、310、410:邏輯裝置 2 1 4、3 1 4、4 1 4 :多工匯流排介面 232、332、43 2 ：多工匯流排 2 3 6 :共同訊號線 2 3 8 a、2 3 8 b :協調訊號

240a、 240b > 340a、 340b、 440a > 440b ：非揮發 f生言己 億體裝置 244a ：型式A介面 244b :型式B介面 3 3 6、4 3 6 :非協調訊號 3 3 8 a : -CS 訊號

3 3 8 b ： LFRAME#訊號 344a 、 444a ： SPI 介面 344b 、 444b ： LPC 介面 43 8 ： LFRAME#/-CS 訊號 -25-

Claims (1)

1258668 (1) 拾、申請專利範圍 附件4 A : 第9 3 1 0 3 6 5 5號專利申請案 中文申請專利範圍朁換本 民國9 5年2月3 日修正 1 . 一種用以偵測記憶體裝置介面之設備，包含： 一多工匯流排介面； 一多工匯流排，係連接至該多工匯流排介面且受該工 匯流排介面所控制，其中，該多工匯流排包含複數個共同 訊號線以轉移位址、命令及資料與支援和具有一第一匯流 排型式介面的裝置與具有一第二匯流排型式介面的裝置之 任一者的活動之協定和時序，其中，第一匯流排型式介面 爲串列週邊介面（SPI )與低接腳計數（LPC )介面的其 中一者，且第二匯流排型式介面爲SPI與LPC介面的另 一者；及 一第一裝置，連接至該多工匯流排且具有一第一匯流 排型式介面。 2.如申請專利範圍第1項之設備，另包含：一第二 裝置，被連接至該多工匯流排且具有一第二匯流排型式介 面，其中，該多工匯流排另包含一 ^ 一'協調訊號線與一*第 二協調訊號線，第一協調訊號線在轉移期間以支援具有第 —匯流排型式介面的裝置之活動的協定與時序來發訊第一 _置，而第二協調訊號線在轉移期間以支援具有第二匯流 排型式介面的裝置之活動的協定與時序來發訊第二裝置。 1258668 (2) 3 .如申請專利範圍第2項之設備，其中，於該複數 個共同訊號線之中的一個共同訊號線將由該多工匯流排介 面所供應的時鐘輸出轉移至第一與第二裝置兩者，而第一 與第二裝置具有切換於第一時鐘速率與第二時鐘速率之間 的時鐘速率，第一時鐘速率係在指以支援具有第一匯流排 型式介面的裝置之協定與時序之第一裝置的轉移期間，且 第二時鐘速率係在指以支援具有第二匯流排型式介面的裝 置之協定與時序之第二裝置的轉移期間。 4 ·如申請專利範圍第1項之設備，其中，該多工匯 流排另包含一協調訊號線，在轉移期間，以支援具有第一 匯流排型式介面的裝置或具有第二匯流排型式介面的裝置 之協定與時序來發訊具有第一匯流排型式介面的裝置與具 有第二匯流排型式介面的裝置之任一者。 5 ·如申請專利範圍第1項之設備，其中，支援具有 第一匯流排型式介面的裝置之協定與時序支援在跨於該等 共同訊號線之一者上的串列資料轉移，且其中，支援具有 第二匯流排型式介面的裝置之協定與時序支援在跨於複數 個共同訊號線上的並列資料轉移。 6 · —種用以偵測記憶體裝置介面之電腦系統，包含 —CPU ; 一記憶體系統； 支援邏輯，係連接至該CPU與記憶體系統； 一多工匯流排介面，係連接至該支援邏輯且可由執行 -2- 1258668 (3) 指令之c P U來予以控制的； 一多工匯流排，係連接至該多工匯流排介面且受該多 工匯流排所控制；其中，該多工匯流排包含複數個共同訊 號線以轉移位址、命令及資料與支援和具有一第一匯流排 型式介面的裝置與具有一第二匯流排型式介面的裝置之任 一者的活動之協定和時序，其中，第一匯流排型式介面爲 串列週邊介面（SPI )與低接腳計數（LPC )介面的其中 一者，且第二匯流排型式介面爲SPI與LPC介面的另一 者；及 一第一裝置，係連接至該多工匯流排，其中，第一裝 置爲具有一第一匯流排型式介面且儲存即將由CPU所執 行的複數個指令之非揮發性記憶體裝置。 7 .如申請專利範圍第6項之電腦系統，另包含：一 第二裝置，其被連接至該多工匯流排且具有一第二匯流排 型式介面，其中，第二裝置爲一 I/O裝置，且其中，該多 工匯流排另包含一第一協調訊號線與一第二協調訊號線， 第一協調訊號線在轉移期間以支援具有第一匯流排型式介 面的裝置之活動的協定與時序來發訊第一裝置，而第二協 調訊號線在轉移期間以支援具有第二匯流排型式介面的裝 置之活動的協定與時序來發訊第二裝置。 8 ·如申請專利範圍第7項之電腦系統，其中，該複 數個共同訊號線之中的一個共同訊號線將由多工匯流排介 面所供應的時鐘輸出轉移至第一與第二裝置兩者，而第一 與第二裝置具有切換於第一時鐘速率與第二時鐘速率之間 -3- 1258668 (4) 的時鐘速率，第一時鐘速率係在指以支援具有第一匯流排 型式介面的裝置之協定與時序之第一裝置的轉移期間，且 第二時鐘速率係在指以支援具有第二匯流排型式介面的裝 置之協定與時序之第二裝置的轉移期間。 9·如申請專利範圍第7項之電腦系統，其中，該 CPU能夠執行指令，以致使CPU控制該多工匯流排介面 ’來測試裝置出現在具有第一匯流排型式介面的多工匯流 排上’致使第一裝置被偵測到，且其中，該CPU執行指 令來致使CPU控制該多工匯流排介面，以測試裝置出現 在具有第二匯流排型式介面之多工匯流排上，致使第二裝 置被偵測到。 10·如申請專利範圍第7項之電腦系統，其中，該多 工匯流排介面能夠執行指令，以致使該多工匯流排介面測 試裝置出現在具有第一匯流排型式介面之多工匯流排上， 致使第一裝置被偵測到，其中，該多工匯流排介面測試裝 置出現在具有第二匯流排型式介面之多工匯流排上，致使 第二裝置被偵測到，且其中，該多工匯流排介面能夠提供 該第一與第二裝置被偵測到之指示給該CPU。 1 1 ·如申請專利範圍第7項之電腦系統，其中，支援 具有一第一匯流排型式介面的裝置之協定與時序支援跨於 該等共同訊號線的一者上之串列資料轉移，且其中，支援 具有一第二匯流排型式介面的裝置之協定與時序支援跨於 複數個共同訊號線上之並列資料轉移。 12·如申請專利範圍第6項之電腦系統，其中，該多 -4- 1258668 (5) 工匯流排另包含一協調訊號線，在轉移期間，以支援具有 第一匯流排型式介面的裝置或是具有第二匯流排型式介面 的裝置之協定與時序來發訊具有~第一匯流排型式介面的 裝置與具有一第二匯流排型式介面的裝置之任一者。 1 3 .如申請專利範圍第1 2項之電腦系統，其中，該 C P U能夠執行指令，以致使C P U控制該多工匯流排介面 ’來測試裝置出現在具有第一匯流排型式介面之多工匯流 排上，致使第一裝置被偵測到。 φ 1 4 · 一種用以偵測記憶體裝置介面之方法，包含： 驅動多工匯流排之第一協調訊號線成作用，以發訊具 有可能被連接至多工匯流排之第一匯流排型式介面的裝置 嘗試實施第一形式的活動於多工匯流排上，使用適合 來支援在跨於具有一第一匯流排型式介面的裝置之多工匯 流排之複數個共同訊號線上的位址、命令與資料之轉移的 協定與時序； ♦ 若無任何裝置回應於第一形式的活動，則驅動該多工 匯流排之第一協調訊號線成不作用； 若無任何裝置回應於第一形式的活動，則驅動該多工 匯流排之第二協調訊號線成作用’以發訊具有可能被連接 至多工匯流排之第二匯流排型式介面的裝置；及 若無任何裝置回應於第一形式的活動’則嘗試實施第 二形式的活動於多工匯流排上’使用適合來支援在跨於具 有一第二匯流排型式介面的裝置之多工匯流排之複數個共 1258668 同訊號線上的位址、命令與資料之轉移的協定與時序。 - 1 5 .如申請專利範圍第1 4項之方法’其中’嘗試實 施第一形式的活動之步驟另包含設定該複數個共同訊號線 之時鐘訊號線於第一時鐘速率，且其中’嘗試實施第二形 式的活動之步驟另包含設定時鐘訊號線於第二時鐘速率。 16.如申請專利範圍第14項之方法’其中’嘗試實 施第一形式的活動於多工匯流排上之步驟另包含串列地轉 移資料於複數個共同訊號線之中的單一共同訊號線上，且 ® 其中，嘗試實施第二形式的活動於多工匯流排上之步驟另 包含並列地轉移資料於複數個共同訊號線之中的至少兩個 共同訊號線上。 1 7.如申請專利範圍第1 4項之方法，其中，嘗試實 施第一形式的活動於多工匯流排上之步驟另包含並列地轉 移資料於複數個共同訊號線之中的至少兩個共同訊號線上 ，且其中，嘗試實施第二形式的活動於多工匯流排芎之步 驟另包含串列地轉移資料於複數個共同訊號線之中的單一 # 共同訊號線上。 18· —種機器可存取媒體，包含碼，而當碼被電子裝 置內的處理器所執行時，致使該電子裝置： 驅動多工匯流排之第一協調訊號線成作用，以發訊具 有可能被連接至多工匯流排之第一匯流排型式介面的裝置 嘗試實施第一形式的活動於多工匯流排上，使用適合 於支援在跨於具有一第一匯流排型式介面的裝置之多工匯 -6- 1258668 (7) 流排之複數個共同說號線上的位址、命令與資料之轉移的 協定與時序； 若無任何裝置回應於第一形式的活動，則驅動該多工 匯流排之第一協調訊號線成不作用，； 若無任何裝置回應於第一形式的活動，則驅動該多工 匯流排之第二協調訊號線成作用，以發訊具有可能被連接 至多工匯流排之第二匯流排型式介面的裝置，；及 若無任何裝置回應於第一形式的活動，則嘗試實施第 φ 二形式的活動於多工匯流排上，使用適合來支援在跨於具 有一第二匯流排型式介面的裝置之多工匯流排之複數個共 同訊號線上的位址、命令與資料之轉移的協定與時序。 1 9 .如申請專利範圍第1 8項之機器可存取媒體，另 致使該處理器： 若第一裝置回應於第一形式的匯流排活動，則讀取來 自具有第一匯流排型式介面的第一裝置之指令；及 若第二裝置回應於第二形式的匯流排活動，則讀取來 ® 自具有第二匯流排型式介面的第二裝置之指令。 20.如申請專利範圍第18項之機器可存取媒體，另 致使該處理器： 在嘗試實施第一形式的活動於多工匯流排上之期間， 設定該複數個共同訊號線之中的一時鐘訊號線於第一時鐘 速率；及 在嘗試實施第二形式的活動於多工匯流排上之期間， 設定該時鐘訊號線於第二時鐘速率。