CN1764069B

CN1764069B - 电压电平转换器

Info

Publication number: CN1764069B
Application number: CN 200510108826
Authority: CN
Inventors: 黄超圣
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2005-09-30
Filing date: 2005-09-30
Publication date: 2010-12-08
Anticipated expiration: 2025-09-30
Also published as: CN1764069A

Abstract

披露了一种电压电平转换器，其包含一上拉电路、一路径切割电路、一压降电路及一下拉电路，并用以将一输入电压转换成一不同电平的输出电压。由于该压降电路的存在，该下拉电路的晶体管所接收的电压较低，故得以薄栅极晶体管为之，有助于晶体管切换速度的改善。此外，由于该路径切割电路在该输入电压转换电平时将该上拉电路与该下拉电路隔离，该上拉及下拉电路的竞争现象不再出现，故该输出电压的噪声及抖动现象得以降低。

Description

电压电平转换器

技术领域

本发明涉及一种电压电平转换器，特别是涉及一种能降低输出端的噪声及抖动(jitter)现象的电压电平转换器。

背景技术

以现代集成电路系统而言，其核心逻辑单元及输入/输出单元通常使用两种不同的供应电压。以0.13μm工艺为例，核心逻辑单元通常被供以1.2伏特的电压，而输入/输出单元则通常被供以3.3伏特的电压。由于操作电压的不同，核心逻辑单元与输入/输单元之间需设以一转换电路，以使1.2伏特电压能转换成3.3伏特，此一转换电路一般称作「电压电平转换器」。

图1所示为一种传统电压电平转换器10，其包含PMOS晶体管PG1及PG2、NMOS晶体管NG1及NG2与一反相器INV，其中所述PMOS晶体管PG1及PG2称作上拉晶体管，所述NMOS晶体管NG1及NG2则称为下拉晶体管。现令供应电压VccH为3.3伏特，而输入端I的输入电压为一介于0至1.2伏特间的矩形波。当输入电压Vin由低电平的0伏特变换至高电平的1.2伏特时，NMOS晶体管NG1被导通，且PMOS晶体管PG2的栅极变为低电平而使PMOS PG2导通，故输出端0的输出为一高电平的3.3伏特电压。因此，电压电平转换器将1.2伏特的输入电压Vin转换为3.3伏特的输出电压Vout。然而，由于0伏特不能瞬间转换至1.2伏特，因此转换期间所经过的较低输入电压Vin可能无法使各PMOS晶体管PG1及PG2与NMOS晶体管NG1及NG2达到实际开关动作，因只有其栅极被充电至临界电压(约0.8伏特)以上方能达开关结果。另外，PMOS晶体管PG2及NMOS晶体管NG2在分别趋向于导通及截止与分别趋向于截止及导通的过程中对于输出电压Vout的上拉及下拉有互相竞争的现象，因此输出电压Vout在转变成低电平时速度较慢，波形亦因此失真。如图2的输入电压Vin及输出电压Vout波形所示，输入电压Vin在由低电平转换至高电平时，输出电压Vout于一延迟时间Tr后才拉升至高电平；且输入电压Vin在转换至低电平时，输出电压Vout于一延迟时间Tf后才降至低电平。因此，输出波相较于输入波存有失真情形。

当输入的Vin产生噪声而无法很准确维持为一定值时，此一因互相竞争而产生的失真不随之改变，最后使输出的转换时间漂移，这一般称作「抖动」现象，一般皆希望将之降低以获得与输入波相同的输出波。另外，当输入波存在噪声时，电压电平转换器的各晶体管的开关情形与无噪声时不尽相同，故输出波会随时间变动，且此变动亦是一般希望加以降低的。

此外，由于NMOS晶体管NG1，NG2所承受的最高电压约为2.5伏特，因此其栅极需制作得较厚，故其临界电压亦较高。此时，较低的输入电压Vin不能使NMOS晶体管NG1，NG2导通，故NMOS晶体管NG1，NG2的切换速度慢。因此，下拉晶体管NG1，NG2的栅极厚度以较低为佳，以使其切换速度获得改善。

鉴于上述，需要提供一种具有较低栅极厚度的下拉晶体管、并具有降低噪声及抖动的影响的电压电平转换器。

发明内容

本发明提出一种具有较低栅极厚度的下拉晶体管的电压电平转换器。

本发明的提出一种具有较低输出端噪声及抖动现象的电压电平转换器。

本发明的电压电平转换器包含：一上拉电路、一压降电路及一下拉电路，其中该压降电路用以降低该下拉电路所承受的电压，故该下拉电路中NMOS晶体管的栅极厚度得以降低。

本发明的电压电平转换器包含：一上拉电路、一压降电路、一路径切割电路及一下拉电路，其中该路径切割电路的一NMOS晶体管在该输入电压转换电平时将对应该NMOS晶体管的上拉电路及下拉电路的电流路径切断，故该上拉及下拉电路的竞争现象不再出现，该输出电压的噪声及抖动现象得以降低。

本发明的目的、优点及原理将经由结合附图对较佳实施例的详述而说明。

附图说明

在结合附图对下述较佳实施例的详细说明后，本发明的上述及其它目的及特征将变得凸显易懂，其中：

图1为传统电压电平转换器的示意图；

图2为图1的电压电平转换器的波形示意图；

图3为本发明的一电压电平转换器实施例的示意图；

图4为本发明的另一电压电平转换器实施例的示意图；

图5a为本发明的另一电压电平转换器实施例的一主转换级的示意图；

图5b为本发明的该另一电压电平转换器实施例的一输入缓冲级的示意图；

图5c为本发明的该另一电压电平转换器实施例的一输出缓冲级的示意图；及

图6为图5的电压电平转换器及传统电压电平转换器的抖动程度比较图。

附图符号说明

10传统电压电平转换器 30电压电平转换器

31上拉电路 33压降电路

34下拉电路 42路径阻隔电路

50电压电平转换器 51输入级缓冲电路

52输出级缓冲电路 52’第一输出缓冲电路

52”第二输出缓冲电路 GND地

INV反相器

NG1，NG2NMOS晶体管

PG1，PG2PMOS晶体管

P1，P2，P 3，P4，P5，P6，P7，P8，P9，P10PMOS晶体管

N1，N2，N3，N4，N5，N6，N7，N8，N9，N10，N11，N12NMOS晶体管

具体实施方式

请参阅图3，图中所示为本发明的电压电平转换器的一实施例。如图所示，该电压电平转换器30具有一上拉电路31、一压降电路33、一下拉电路34，该上拉电路31具有二个PMOS晶体管P1及P2，该压降电路33具有四个NMOS晶体管N1，N2，N3及N4，该下拉电路34则具有二个NMOS晶体管N5及N6。在本实施例中，一直流电压VPPIN及一直流电压源VDDIN被提供为电压电平转换器30的操作电压，而NMOS晶体管N5及N6接至地GND，用以驱动电压电平转换器30将一输入电压Vin转换成一输出电压Vout，其中直流电压VPPIN为3.3伏特，直流电压VDDIN为1.2伏特，输入电压Vin为介于0伏特及1.2伏特间的矩形波，输出电压Vout则为介于0伏特及3.3伏特间的对应波。此外，该电压电平转换器还包含一反相器INV(图中未示)，用以提供一与该输入电压Vin反相的输入电压Vinb，输入电压Vinb的输出为一输出电压Voutb。

现假设输入电压Vin正由高电平转换至低电平，此时另一输入电压Vinb正由低电平转换至高电平，NMOS晶体管N5正由截止状态转变至导通状态，NMOS晶体管N6则正由导通状态传变至截止状态，但当该二NMOS晶体管N5，N6的栅极电压分别在未超过一临界电压(约0.7伏特)及降至该临界电压以下前却无法导通及截止。此时，输出电压Vout正欲由高电平转换至低电平，PMOS晶体管P2正欲由截止状态转换至导通状态。另一方面，输出电压Voutb正欲由低电平转换至高电平，PMOS晶体管P1正欲由导通状态转换至截止状态。当NMOS晶体管N5真正导通后，输出电压Vout降至低电平，故PMOS晶体管P2变为导通状态。另一方面，当NMOS晶体管N6真正截止后，输出电压Voutb升至高电平，故PMOS晶体管P1变为截止状态。因此，输入电压Vin在为低电平的0伏特时，输出电压Vout亦为低电平0伏特；而输入电压Vinb在为高电压电平的1.2伏特时，输出电压Voutb亦为高电平的3.3伏特。如此，电压电平转换的目的便实现。

此外，在压降电路33中，NMOS晶体管N1，N2具有厚栅极(临界电压约为0.8伏特)，而NMOS晶体管N3，N4则具有薄栅极(临界电压约为0.7伏特)，故该压降电路33在NMOS晶体管N5，N6不导通时对上拉电路31所提供的电压加以约1.5伏特的压降，在NMOS晶体管N5，N6导通时则不提供以压降。因此，下拉电路34中NMOS晶体管N5，N6的栅极可以较薄，并可为输入电压Vin在切换至高电平时的较低较电压所导通，故NMOS晶体管N5，N6的导通速度较快。或者，NMOS晶体管N1、N2、N3、N4各以一二极管(图中未示)代用，因NMOS晶体管N1、N2、N3及N4的功能即各在于提供一电压降(即一二极管的电压降)。

请参阅图4所示，其为本发明的电压电平转换器的另一实施例。在本实施例中，该电压电平转换器的所有组件与所提供的直流电压皆与图3所示实施例相同，但另加以一路径阻隔电路42。该路径阻隔电路42设于上拉电路31及压降电路33之间，并包含PMOS晶体管P3及P4。当输入电压Vin由低电平转换至高电平时，NMOS晶体管N6正欲由截止状态转变为导通状态，且PMOS晶体管P1正欲由截止状态转变为导通状态，而PMOS晶体管P3正欲由导通状态转变为截止状态。当输入电压Vin升高至足以截止PMOS晶体管P3时，PMOS晶体管P1至NMOS晶体管N5的电流路径被切断，故PMOS晶体管P1不再能将输出电压Vout往上拉，但NMOS晶体管N5则继续将输出电压Vout往下拉，即PMOS晶体管P1不再参与竞争。因此，输出电压Vout在PMOS晶体管P3截止后迅速降至低电平，也因此本发明的电压位移准转换器较不易因Vin的不稳而有输出转换时间的抖动。

请参阅图5a、图5b及图5c，其为本发明的电压电平转换器的另一实施例。在本实施例中，电压电平转换器50是由图3及图4所示实施例的电压电平转换器(图5a)加以一输入级缓冲电路51(图5b)及一输出级缓冲电路52(图5c)而成(以下并称图5)。如图所示，输入级缓冲电路51包含PMOS晶体管P5及P6与NMOS晶体管N7及N8，输出级缓冲电路52则包含一第一输出缓冲电路52’及一第二输出缓冲电路52”，其中该第一输出缓冲电路52’包含PMOS晶体管P7及P8与NMOS晶体管N9及N10，该第二输出缓冲电路52”则包含PMOS晶体管P9及P10与NMOS晶体管N11及N12。该电压电平转换器50及该输入级缓冲电路51与输出级缓冲电路52的提出是用以使图3及图4中输出电压Vout，Voutb便于量测，其中输入级缓冲电路51及第一输出缓冲电路52’与第二输出缓冲电路52”皆各以二个同向串接的反相门代用，以分别提供经缓冲的输入讯号Vin2及经缓冲的输出讯号Voutb与Vout。此外，输出电压Voutb是由NT2节点经由第一输出缓冲电路52’而获得，输出电压Vout则是由NT1节点经由第二输出缓冲电路52”而获得。

请参阅图6，其为自图5的电压电平转换器及图1的传统电压电平转换器所得的模拟波形图，其中图1的传统电压电平转换器亦加以如图5所述的输入级及输出级缓冲电路，以与图5的电压电平转换器进行比较。图5的电压电平转换器的输入电压波形以Vin表示，另一输入电压以Vinb表示，其中Vinb的高电平会变动为仿真电压源的噪声。PMOS晶体管P2及P4间的X节点的电压以Vx表示，NT2节点的电压以V_NT2.N表示，一输出电压以Vout._N，而其抖动程度则以J._N表示；传统电压电平转换器的输出电压以V_NT2.0表示，输出电压以Vout.₀表示，而抖动程度则以J.₀表示。由图可知，当输入电压Vin由低电平转换至高电平时，图5的电压电平转换器的NT2节点电压以较快速降至低电平，这是因为前述PMOS晶体管P4截止而切断PMOS晶体管P2及NMOS晶体管N6的电压上拉与下拉竞争的缘故，由X节点的波形V_X即可获得证实，其中V_X波形在下降一定程度后即不再下降，因其不再随NMOS晶体管N6的导通而使电压继续下降。由于PMOS晶体管P2不再与NMOS晶体管N6的电压下拉行为竞争，故NMOS晶体管N6迅速下拉V_NT2.N的电压。由图可知，V_NT2.N的电压确实难以量测，而再加入输出级缓冲电路的输出电压Vout则易于被量测，此即前述加入输入及输出级缓冲电路的缘故。最后请参阅J.₀及J._N的波形，其中J._N较J.₀所显示的抖动程度明显的低，即本发明的电压电平换器的抖动程度较传统的要低，其中抖动程度的定义为输出电压Vout.₀及Vout._N与一理想输出波形的差异。

本发明已以数个特定实施例描述于上，本领域的技术人员可以在不脱离本发明精神及范围的前提下加以改变或修改。例如，所述晶体管可以以能达到相同功能的三端开关组件代用。此外，本发明的运作原理亦可应用于输出电压小于输入电压的电压电平转换器，此时无需压降晶体管的存在，且所用的直流电压可加适当调整，以使电路能够正常运作并实现所需结果为原则。因此，本发明的精神及范围不仅限于前述说明，而是以后附的权利要求定义的。

Claims

1.一种电压电平转换装置，用以将一输入电压转换成一输出电压，包含有：

一上拉电路，连接至一第一电压源，用以上拉该输出电压；

一路径阻隔电路，连接于该上拉电路以及一压降电路间，用以阻隔该上拉电路与一下拉电路间的电流路径；

该压降电路，用以提供压降；以及

该下拉电路，连接于该压降电路及接地端间，用以下拉该输入电压；

其中该路径阻隔电路经由一第一节点以及一第二节点连接于该压降电路，并分别提供为该电压电平转换装置的一第一输出端以及一第二输出端，该第二节点以及该第一节点分别为该上拉电路的第一控制端和第二控制端；

其中该路径阻隔电路包含有一第一阻隔晶体管以及一第二阻隔晶体管；其中该第一阻隔晶体管的源极端连接至该第一上拉晶体管的漏极端，栅极端连接至该第二输入端，漏极端连接至该第一节点，该第二阻隔晶体管的源极端连接至该第二上拉晶体管的漏极端，栅极端连接至该第一输入端，漏极端连接至该第二节点。

2.如权利要求1所述的电压电平转换装置，其中该上拉电路包含有：一第一上拉晶体管以及一第二上拉晶体管；其中该第一上拉晶体管和该第二上拉晶体管的源极端同时连接至该第一电压源，该第一控制端和第二控制端分别为该第一上拉晶体管和该第二上拉晶体管的栅极，该第一上拉晶体管和该第二上拉晶体管的漏极端连接至该路径阻隔电路。

3.如权利要求2所述的电压电平转换装置，其中该压降电路包含有：一第一压降晶体管，一第二压降晶体管，一第三压降晶体管，以及一第四压降晶体管；其中该第一压降晶体管连接在该第一节点与该第三压降晶体管之间，该第二压降晶体管连接在该第二节点与该第四压降晶体管之间，该第一压降晶体管的栅极端与第三压降晶体管的栅极端连接至该第一电压源，该第三压降晶体管的栅极端与第四压降晶体管的栅极端连接至一第二电压源，该第三压降晶体管与该第四压降晶体管的源极端连接至该下拉电路。

4.如权利要求3所述的电压电平转换装置，其中该第一压降晶体管以及该第二压降晶体管为厚栅极的NMOS晶体管，该第三压降晶体管以及该第四压降晶体管为薄栅极的NMOS晶体管。

5.如权利要求1所述的电压电平转换装置，其中该下拉电路包含有一第一下拉晶体管，以及一第二下拉晶体管；其中该第一下拉晶体管与该第二下拉晶体管的漏极端分别连接至该第三压降晶体管与该第四压降晶体管的源极端；该第一下拉晶体管与该第二下拉晶体管的栅极端为两个输入电压的第二输入端和第一输入端，其中该两个输入电压大小相等且互为反相信号。

6.如权利要求1所述的电压电平转换装置，其中还包含有一缓冲电路，其由一第一输入级缓冲电路串接一第二输入级缓冲电路组成，该第一输入级缓冲电路及该第二输入级缓冲电路分别都是一连接在该第一电压源与地之间的互补式金属氧化物半导体晶体管，该缓冲电路的输入端接收该输入电压，输出端提供该第二下拉晶体管的栅极的控制信号，此外，第一输入级缓冲电路的输出端提供该第一下拉晶体管的栅极的控制信号。

7.如权利要求6所述的电压电平转换装置，还包含有该缓冲电路，其中该第二节点连接于该缓冲电路的输入端，该缓冲电路的输出端则做为该电压电平转换装置的第二输出端，以使该电压电平转换装置的输出电压的波形容易被量测。

8.如权利要求6所述的电压电平转换装置，还包含有该缓冲电路，其中该第一节点连接于该缓冲电路的输入端，该缓冲电路的输出端则做为该电压电平转换装置的第一输出端，以使该电压电平转换装置的输出电压的波形容易被量测。