CN1725809A

CN1725809A - 总线要求控制电路

Info

Publication number: CN1725809A
Application number: CN200510082854.XA
Authority: CN
Inventors: 中薗启介; 上野晃
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2004-07-22
Filing date: 2005-07-11
Publication date: 2006-01-25
Anticipated expiration: 2025-07-11
Also published as: JP2006039672A; US20060020728A1; CN100388762C; US7610421B2

Abstract

本发明提供一种总线要求控制电路，能够进行不会出现仅有优先度较高的单元占据总线权的现象的请求信号的输出控制。该电路设有在从接收到要求许可信号后至规定的请求间隔的期间内进行计数的计数器，在计数器的计数期间内，不管缓冲存储器的空闲空间状态如何都禁止发送请求信号。另外，在计数器结束计数后，若缓冲存储器中存在空闲空间，则向判优器发送请求信号。

Description

总线要求控制电路

技术领域

本发明涉及对用于要求总线权的请求信号进行发送控制的总线要求控制电路。

背景技术

作为对存储器进行存取的控制方法，有一种方法是在例如专利文献1中提出的信号处理单元中，当接收到来自通过总线与存储控制器连接的各种信号处理电路(单元)的请求信号时，存储控制器在输出了请求信号的单元中选择优先度高的单元，向所选的单元供给被写入在图像存储器中的图像数据，进行信号处理。

对于上述方法进行进一步说明。各单元大多都具有用于暂时保存从存储器读出或写入到存储器的数据的缓冲存储器，根据该缓冲存储器的空闲空间状况而发出针对存储器的存取要求。即，当缓冲存储器中有空闲空间时，发出上述请求信号并将从存储器中读出的数据储存到缓冲存储器。这种请求信号的输出控制通过设置在各单元中的总线要求控制电路进行。

其中，总线要求控制电路(SDRAM接口(I/F))具有例如图5所示的构成。图5的总线要求控制电路由NOR电路101和触发电路102构成。在图5的总线要求控制电路中，NOR(或非)电路101与表示上述缓冲存储器的空闲空间状态的信号(下面，称作缓冲器状态信号)的输入部和触发电路102的输出部相连接。另外，触发电路102的置位端与NOR电路101的输出部相连接。另外，触发电路102的复位端子与来自未图示的存储控制器的要求许可信号的输入部相连接。

这种总线要求控制电路以如下方式动作。例如，如果将在缓冲存储器已满时的缓冲器状态信号设为“1”，则NOR电路101仅在缓冲器状态信号和触发电路102的输出都为“0”时输出“1”。如果NOR电路101输出“1”，则触发电路102输出“1”，请求信号的发送被许可。另外，当触发电路102被输入了要求许可信号时，触发电路102的输出被复位为“0”。由此，单元再次检查缓冲存储器的空闲空间状态，当缓冲存储器中有空闲空间时，输出请求信号。图6的流程图中示出了这种动作。即，在如图5所示构成的总线要求控制电路中，当缓冲存储器中有空闲空间时，连续发送请求信号。

[专利文献1]特开2000-92375号公报

在专利文献1的方法中，当把具有大容量的缓冲存储器的单元的优先度设定得较高时，当该单元开始了数据的读出时，在直到该单元的缓冲存储器被充满的期间，其他单元的对存储器的存取便处于等待状态。

例如，在电子照相机中所使用的各单元中的优先度以如下方式设定：对于用于将来自CCD的数据储存到存储器的CCD接口(I/F)和与来自视频编码器的同步信号同步从存储器读出显示数据的视频I/F等，因要求实时性而将优先度设定得较高，而对于CPU、存储介质I/F以及图像处理模块等，将优先度设定得较低。这里，视频I/F具有用于实时地进行图像显示的大容量的缓冲存储器。如图7所示，若视频I/F收到来自视频编码器的垂直同步信号VD而开始从SDRAM中读出数据，则在直至缓冲存储器被充满的期间内，优先度较低的CPU等的对存储器的存取处于等待状态。由此，会导致CPU等的处理能力降低、不能按时进行实时处理的问题。

发明内容

本发明就是鉴于上述问题而提出，其目的在于提供一种能够进行不会出现仅有优先度较高的单元占据总线权的请求信号的输出控制的总线要求控制电路。

为了达到上述目的，本发明第1实施方式的总线要求控制电路，向判优电路发送用于要求总线权的请求信号，并且接收响应被发送到所述判优电路的所述请求信号而从所述判优电路反馈来的要求许可信号，其特征在于，在从接收到所述要求许可信号至经过了规定时间后进行所述请求信号的发送。

另外，为了达到上述目的，本发明第2实施方式的总线要求控制电路，被设置在判优电路中的优先度高的信号处理电路中，向所述判优电路发送用于要求总线权的请求信号，其特征在于，具有：禁止向所述判优电路发送所述请求信号的禁止单元；对将所述请求信号发送到所述判优电路的时间进行计数的计数单元；和许可单元，仅在所述禁止单元的所述请求信号发送的禁止状态被解除，且在所述计数单元中将所述请求信号发送到所述判优电路的时间被计数时，才许可将所述请求信号发送到所述判优电路。

根据第1和第2实施方式，由于通常不发送请求信号，因此不会出现仅有优先度较高的单元占据总线权的情况。

根据本发明，可提供一种能够进行不会出现仅有优先度较高的单元占据总线权的请求信号的输出控制的总线要求控制电路。

附图说明

图1是表示用于说明本发明一实施方式的总线要求控制电路的电子照相机内部的构成的框图。

图2是表示用于说明本发明一实施方式的总线要求控制电路的视频接口的内部的构成的图。

图3是表示作为本发明一实施方式的总线要求控制电路的SDRAM接口的构成的图。

图4是用于说明视频接口的动作的时序图。

图5是表示现有例的总线控制电路的构成的图。

图6是用于说明现有例的总线要求控制电路的动作的时序图。

图7是表示现有例中各单元的优先度与总线权之间的关系的图。

图中：1：共用总线；2：判优电路(判优器)；3：SDRAM控制器；4：存储器(SDRAM)；5：CCD接口(I/F)；6：CCD；7：图像处理模块；8：视频接口(I/F)；9：存储介质接口(I/F)；10：存储介质；11：CPU；11a：寄存器；21：缓冲存储器；22：SDRAM总线接口(I/F)；23：SDRAM地址计数器；31：NOR电路；32：触发电路；33：AND电路；34：计数器；35a、35b：比较电路。

具体实施方式

下面，参照附图对本发明的实施方式进行说明。

在图1中，共用总线1上连接了判优电路(判优器)2、CCDI/F5、图像处理模块7、视频I/F8、存储介质I/F9和CPU11等单元。

判优器2当收到来自图1的多个单元的请求信号(下面，称作Req信号)时，鉴别各单元的优先度，并对优先度最高的单元赋予总线权。此时，向赋予总线权的单元反馈要求许可信号(下面，称作Ack信号)。进而，当来自各单元的要求为数据的读取要求时，通过SDRAM控制器3读出被储存在存储器(SDRAM)4的规定地址中的读取数据，并将读出的读取数据与数据有效信号(下面，称作Valid信号)一并输出。

CCDI/F5与CCD6连接。CCD6通过对由未图示的摄影光学系统成像的被照体光束进行光电转换而获得图像信号。这里，把所得到的图像信号在未图示的预处理电路中进行预处理。进行预处理所得的图像数据通过CCDI/F5被写入SDRAM4。

图像处理模块7从SDRAM4中读出图像数据，对读出的图像数据进行公知的图像处理。由图像处理模块7处理的图像数据被再次写入SDRAM4。

视频I/F8通过未图示的视频编码器与TFT等显示单元连接。视频I/F8与来自未图示的视频编码器的同步信号同步地读出被写入SDRAM4中的图像数据。在视频编码器中将通过视频I/F8读出的图像数据转换成NTSC等影像信号，并将图像显示在TFT等显示单元上。

存储介质I/F9与存储卡等存储介质10连接。存储介质I/F9读出被写入SDRAM4中的图像数据，并将读出的图像数据储存在存储介质10中。

CPU11对该电子照相机进行总体控制。针对SDRAM4，可写入或读出由CPU11实施控制时的各种数据。并且，在CPU11中设有寄存器11a，在该寄存器中，作为寄存器设定值而保存有将在后面详述的请求间隔等。

图2是表示视频I/F8的内部构成的图。在图2中，在视频I/F8中设有：缓冲存储器21、作为总线要求控制电路的SDRAM总线I/F22和SDRAM地址计数器23。

缓冲存储器21用于暂时保存从SDRAM4读出的读取数据(图像数据)。并且，缓冲存储器21在接收到来自SDRAM控制器3的Valid(有效)信号后，判断从SDRAM4读出的读取数据的有效部分并将有效的部分的数据进行保存。进而，缓冲存储器21将表示缓冲的空闲空间状态的缓冲器状态信号发送到SDRAM总线I/F22。

其中，在视频I/F8中采用了较大容量的缓冲存储器，以便能够实时地将图像数据发送到视频编码器。

SDRAM总线I/F22根据缓冲存储器21的空闲空间状态将Req(请求)信号发送到判优器2。另外，SDRAM总线I/F22向SDRAM地址计数器23发送计数启动信号。

SDRAM地址计数器23在接收到来自SDRAM总线I/F22的计数启动信号后，将指定储存有从SDRAM4读出的数据的地址的SDRAM地址信号发送到判优器2。

图3是表示本发明一实施方式的SDRAM总线I/F22的内部构成的图。图3的SDRAM总线I/F22由：NOR电路31、触发电路32、AND电路33、计数器34和比较电路35a、35b构成。在图3的SDRAM总线I/F22中，作为禁止单元的NOR电路31的输入部与上述缓冲器状态信号的输入部和触发电路32的输出部连接。另外，触发电路32的set(置位)端子与NOR电路31的输出部连接，触发电路32的rst(复位)端子与输入来自判优器2的Ack(确认)信号的输入部连接。触发电路32的输出部与作为许可单元的AND电路33的一个输入部连接。

在图3中，作为计数单元的计数器34的开始(Start)端子与输入来自判优器2的Ack信号的输入部连接。计数器34的输出部与比较电路35a的一个输入部和比较电路35b的一个输入部连接。

比较电路35a比较计数器34的输出是否等于0。比较电路35a的输出部与AND电路33的另一个输入部连接。另外，比较电路35b比较计数器34的输出是否与作为保存在CPU11内部的寄存器11a的寄存器设定值一致。另外，比较电路35b的输出与计数器34的清零/停止(clear/stop)端子连接。

这里，请求间隔是指用于预先设定从接受发送给判优器2的Req信号起(从反馈了Ack信号起)至由SDRAMI/F22发送下一个Req信号的期间的值。在本发明的一实施方式中，在请求间隔的期间内，即使缓冲存储器中有空闲空间也禁止发送Req信号。另外，即使在请求间隔的期间外，当缓冲存储器中没有空闲空间时，禁止发送Req信号。

这种SDRAM总线I/F22进行如下的动作。例如，在设缓冲存储器已满时的缓冲器状态信号为“1”时，NOR电路31仅在缓冲器状态信号和触发电路32的输出都为“0”时输出“1”。若从NOR电路31输出“1”，则触发电路32向AND电路33输出“1”。

另一方面，计数器34收到Ack信号而开始计数。比较电路35a和比较电路35b比较计数器34的输出值和各自所被赋予的规定值。另外，触发电路32在接收到Ack信号后向AND电路33输出“0”。

比较电路35a比较计数器34的输出和规定值“0”，且仅在计数器34的输出为“0”时向AND电路33输出“1”。此时，若触发电路32的输出为“1”，则AND电路33输出“1”。结果，Req信号被许可发送。

另外，比较电路35b比较计数器34的输出和上述寄存器设定值(请求间隔)，且仅在计数器34的输出与请求间隔一致时输出“1”。由此，计数器34的计数停止，并且计数器34的输出复位至0。

在图4的时序图中表示以上的动作。另外，在图4中示出了与Req信号一起发送给判优器2的SDRAM地址信号、从SDRAM4读出的读取信号、和Valid信号的时序。如图4所示，在本发明的一实施方式中，即使缓冲存储器存在空闲空间，且在NOR电路31中解除了Req信号的发送的禁止状态的期间时，在该期间处于请求间隔的期间(图中interval_cnt期间)内的情况下，仍不许可Req信号的发送。因此，判优器2可利用请求间隔的期间对其余的优先度较低的单元赋予总线权。

另外，在图4的例中，请求间隔为7，即寄存器11a的设定值为7，但该设定值为调整值，可根据产品的规格等而适当改变。

以上，根据实施方式对本发明进行了说明，但本发明不限于上述的实施方式，在本发明的主题范围内可进行各种变化或应用。

例如，在上述的实施方式中是将具有缓冲存储器的视频I/F为例，对总线要求控制电路的动作进行了说明，但对于如不具有缓冲存储器的装置也可应用上述的总线要求控制电路的技术。另外，当然可将在本发明一实施方式中说明的总线要求控制电路适用到电子照相机以外。本发明的一实施方式的技术当适用在如视频I/F相对判优器的优先度高，且具有较大容量的缓冲存储器的装置时，可获得特别好的效果。

并且，在上述的实施方式中包括了各种阶段的发明，且通过适当组合所公开的多个构成要素，可得出各种发明。例如，即使从实施方式中的全部构成要素中除去若干个构成要素，也可解决发明所要解决的问题中所述的问题，并且在可以获得发明效果中所述的效果的情况下，除去了该构成要素的构成也可作为发明。

Claims

1.一种总线要求控制电路，被设置在判优电路中的优先度较高的信号处理电路中，其特征在于，

具有：请求信号发送部，向所述判优电路发送用于要求总线权的请求信号；和

要求许可信号接收部，接收响应被发送到所述判优电路的所述请求信号而从所述判优电路反馈来的要求许可信号，

在从接收所述要求许可信号接受部接收到所述要求许可信号起经过了规定的时间后，进行从所述请求信号发送部的所述请求信号的发送。

2.根据权利要求1所述的总线要求控制电路，其特征在于，

还具有计数部，在接收到所述要求许可信号而开始计数，在计数至计数值的上限值时结束所述计数，

所述规定时间是从所述计数部开始计数起到结束所述计数为止的时间。

3.根据权利要求1所述的总线要求控制电路，其特征在于，

还具有：计数部，通过接收到所述要求许可信号而开始计数，在计数至计数值的上限值时结束所述计数；和

禁止部，在规定的禁止时间内，禁止发送所述请求信号，

所述规定时间是根据从所述计数部开始计数起到结束所述计数为止的时间和所述规定的禁止时间而设定的时间。

4.根据权利要求2或3所述的总线要求控制电路，其特征在于，

所述计数部的计数值的上限值被设定为寄存器设定值。

5.根据权利要求3所述的总线要求控制电路，其特征在于，

所述规定的禁止时间，是在设置在所述信号处理电路中的缓冲存储器没有空闲空间时，禁止向所述判优电路发送所述请求信号的时间。

6.一种总线要求控制电路，被设置在判优电路中的优先度较高的信号处理电路中，其特征在于，

要求许可信号接收部，接收响应被发送到所述判优电路的所述请求信号而从所述判优电路反馈来的要求许可信号；

第1禁止部，当设在所述信号处理电路中的缓冲存储器中没有空闲空间时禁止向所述判优电路发送所述请求信号；

计数部，在接收到所述要求许可信号时开始计数，在计数至计数值的上限值时结束计数；

第2禁止部，在接收到所述要求许可信号起到所述计数部结束计数为止的期间，禁止将所述请求信号发送给所述判优电路；和

许可部，仅在所述第1禁止部和所述第2禁止部的所述请求信号发送禁止被解除时，才许可向所述判优电路发送所述请求信号。

7.根据权利要求6所述的总线要求控制电路，其特征在于，

所述计数部的计数值的上限值被设定为寄存器设定值。