CN1719608A - 用于静电放电保护电路的高电压元件及高电压元件 - Google Patents

Abstract

本发明是关于一种用于静电放电保护电路的高电压元件及高电压元件。该用于静电放电保护电路的高电压元件，包括：第一型磊晶硅层，配置在第一型基底中；第一型井区，配置在第一型磊晶硅层中；第二型井区，配置在第一型磊晶硅层中，且第二型井区由一淡掺杂区与一浓掺杂区所构成，其中淡掺杂区与第一型井区邻接，而浓掺杂区位于部分的第一型井区与淡掺杂区的下方；闸极堆叠结构，配置在部分第一型井区与淡掺杂区上；第二型第一掺杂区与第二型第二掺杂区，分别配置在闸极堆叠结构两侧的淡掺杂区与第一型井区中；第一隔离结构，配置在淡掺杂区中，且位于闸极堆叠结构与第二型第一掺杂区之间；第一型掺杂区，配置在第一型井区中，且与第二型第二掺杂区邻接。

Description

用于静电放电保护电路的高电压元件及高电压元件

技术领域

本发明涉及一种半导体元件，特别是涉及一种用于静电放电保护电路的高电压元件及高电压元件。

背景技术

在地毯上行走的人体，在相对湿度(RH)较高的情况下可检测出带有几百至几千伏的静电，而在相对湿度较低的情况下可检测出带有一万伏以上的静电。另外，用于封装半导体元件或是测试半导体元件的机台，亦可检测出几百，甚至几千伏的静电。因此，当上述的带电体(例如：人体或机台)接触到晶圆时，将会向晶圆放电，而产生所谓的静电放电。而且，在静电放电时的瞬间功率有可能造成晶圆上的半导体元件失效，即使是晶圆经切割、封装后生产的晶片也同样遭受静电放电威胁。

因此，为了避免静电放电损伤半导体集成电路元件，各种防制静电放电的方法便因应而生。最常见的方法之一是利用硬体来防制此静电放电，也就是在内部电路(Internal Circuit)与每一焊垫(Pad)间，均设计一静电放电保护电路来保护其内部电路。

在美国专利第6,624,487号中，Kunz是揭露两个N型的金属氧化半导体晶体管(NMOS)100、102(请参阅图1所示)。其中晶体管100、102的闸极彼此相互连接，且此二晶体管100、102的汲极104a、104b是形成在N型井区106中，且亦彼此相互连接。而且，此二晶体管100、102其中之一是用来开启另一个晶体管102中的寄生双载子晶体管(Parasitic BipolarTransistor)。

此外，在由三星电子公司(Samsung Electronics Co.Ltd)所发表的美国专利第6,365,941号中，Rhee是揭露一种静电放电保护电路(请参阅图2所示)。此静电放电保护电路包括MOS 200与一稽纳二极管(ZenerDiode，ZD)202。其中，MOS的启始电压高于内部电路的操作电压，且低于用以构成内部电路的MOS其汲极接面(Junction)崩溃电压。而且，多数个个别焊垫可以共用一个具有大接面区域的一般的二极管，以取代各个焊垫所使用的稽纳二极管。

另外，在由NEC公司所发表的美国专利第5,932,914号中，Horiguchi是揭露一种静电崩溃保护元件(请参阅图3所示)。此元件包括保护二极管300、NPN保护双载子晶体管302、P型井区304、N型金属氧化半导体场效晶体管(NMOSFET)306与N型埋入层308。Horiguchi指出因为在操作保护构件时，由保护构件所产生的电子可以被N型埋入层吸收。所以，内部电路可以避免遭受到注入电子的损伤。

除此之外，在由Denso公司所发表的美国专利第6,365,932号中(请参阅图4所示)，Kouno等人是揭露一种具有保护二极管的功率金属氧化半导体晶体管(Power MOS)，且其具有较大的崩溃电压差与较低的片电阻。此功率MOS是一种汲极在基底上(Up-Drain)型的MOSFET，且此MOSFET在汲极侧具有厚度较厚的闸介电层。而且，P型掺杂区400与深N型掺杂区402之间是形成一应用于突波旁通(Surge Bypassing)的保护二极管。

另一方面，近来由于对于高电压讯号的需求日益增加，因此用于高电压系统的互补式金属氧化半导体晶体管(CMOS)制程是因应而生。而所制作出来的晶体管是适用于高电压与电源集成电路或视讯界面中，其例如是显示器驱动IC、电源供应器、电源管理器(Power Management)、通讯设备(Telecommunications)、车用(Automotive)电子与工业控制器。而且，为了符合高电压系统(例如：大于10伏特的操作电压)的需求，一般在进行MOS的制作时会采用下述的设计，以提高崩溃电压：其一，在硅基底上形成掺杂浓度较低的磊晶(Epitaxial)硅层，以重建元件区域的掺质浓度，从而增加崩溃电压与工作电压。再者，在MOS的源极或汲极中加入更多的掺杂区，以增加接面崩溃电压，从而增加工作电压。另外，在汲极与闸极之间配置场氧化层，以增加汲极与闸极之间的崩溃电压。

请参阅图5所示，是现有习知的一种用于高电压系统的对称式NMOS。其中，高电压N型井区(HVNW)500、502是分别配置于源极/汲极N型浓掺杂区504、506的下方。而且，N型浓掺杂区504与高电压N型井区500是构成NMOS的源极，而N型浓掺杂区506与高电压N型井区502是构成NMOS的汲极。由于源极与汲极彼此对称配置，因此在电路的应用上，源极与汲极可以彼此交换。此外，NMOS的基体区域(Bulk Region)基本上是形成于P型井区508中。而且，基体电位是通过P型磊晶硅层510、P型基底512、P型井区514与P型浓掺杂区516来控制。此外，此NMOS中的各个构件是藉由CMOS半导体制程，例如离子植入、热扩散、氧化、微影等制程，形成在厚的P型磊晶硅层510(厚度为3～20μm)中，而P型磊晶硅层510是在CMOS制程后所留下来的区域。对于用于高电压系统的NMOS来说，藉由高电压N型井区/P型井区之间接面所具有的高崩溃电压可以形成汲极/基体接面。此外，更包括场氧化隔离结构518配置在汲极与多晶硅闸极520之间，因此，可以在此NMOS的汲极或闸极上操作高电压。

另外，请参阅图6所示，是现有习知的一种用于高电压系统的非对称式NMOS。相较于图5，其在汲极600与闸极602之间配置有场氧化隔离结构604，而在源极606与闸极602之间未配置有场氧化隔离结构604，而且在源极606下方亦未配置有高电压N型井区608。由于此NMOS的源极与汲极为不对称的配置，因此在电路设计上源极与汲极不可以交换。

虽然上述只提及NMOS，但是藉由将当中N型、P型的掺质型态彼此交换，亦可得到具有相似结构的PMOS。此外，将上述这些元件应用于高电压系统中皆具有良好的操作。不过，当将上述这些元件应用于静电放电保护电路中时，由于这些元件具有较高的崩溃电压，因此其耐受度(Robustness)较差，而且元件所需的面积也较大。

请参阅图7所示，是图5的对称式的用于高电压系统的NMOS，其藉由传输线触波产生器(Transmission Line Pulsing System，TLP System)量测所得的I-V特性的关系图。其中，TLPI-V特性通常是用以说明元件在静电放电状态下的工作状态，且I-V特性是指由A点增加，并在B点结束(元件失效)的电流与电压的关系。由图7可知，此NMOS并无很好的静电放电防护的功效。因此，当脉冲电流通过时，由于电压会提高，因此会产生较高的瞬间功率，而此瞬间功率将可能导致元件遭受损伤。

由此可见，上述现有的用于静电放电保护电路的元件在结构及其使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决用于静电放电保护电路的元件所存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的用于静电放电保护电路的元件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的用于静电放电保护电路的高电压元件及高电压元件，能够改进一般现有的用于静电放电保护电路的元件，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的用于静电放电保护电路的元件存在的缺陷，而提供一种新型结构的用于静电放电保护电路的高电压元件，所要解决的技术问题是使其可以解决现有习知的用于静电放电保护电路的元件存在的耐受度不佳的问题，从而更加适于实用。

本发明的另一目的在于，克服现有的用于静电放电保护电路的元件存在的缺陷，而提供一种高电压元件，所要解决的技术问题是使其除了可在一般电路设计中使用之外，亦可应用于静电放电保护电路中，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种用于静电放电保护电路的高电压元件，其包括：一第一型基底；一第一型磊晶硅层，配置在该第一型基底中；一第一型井区，配置在该第一型磊晶硅层中；一第二型井区，配置在该第一型磊晶硅层中，且该第二型井区是由一第二型淡掺杂区与一第二型浓掺杂区所构成，其中该第二型淡掺杂区与该第一型井区邻接，而该第二型浓掺杂区是位于部分该第一型井区与该第二型淡掺杂区的下方；一闸极堆叠结构，配置在该第一型井区与该第二型淡掺杂区的部分表面上；一第二型第一掺杂区与一第二型第二掺杂区，分别配置在该闸极堆叠结构两侧的该第二型淡掺杂区与该第一型井区中；一第一隔离结构，配置在该第二型淡掺杂区中，且位于该闸极堆叠结构与该第二型第一掺杂区之间；以及一第一型掺杂区，配置在该第一型井区中，且与该第二型第二掺杂区邻接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的用于静电放电保护电路的高电压元件，其中所述的第二型淡掺杂区、第一型井区与第二型第二掺杂区之间是构成一寄生双载子晶体管，且该第二型浓掺杂区、该第一型井区与该第二型第二掺杂区之间是构成另一寄生双载子晶体管，以使由该第二型第一掺杂区所流入的脉冲电流，藉由该二寄生双载子晶体管从该第二型第二掺杂区导出。

前述的用于静电放电保护电路的高电压元件，其中所述的第二型浓掺杂区与第一型井区之间的PN接面(Junction)崩溃电压，小于该第二型淡掺杂区与该第一型井区之间的PN接面崩溃电压，而且该第二型浓掺杂区与该第一型井区之间的PN接面崩溃电压为静电放电保护电路装置的崩溃电压。

前述的用于静电放电保护电路的高电压元件，其更包括一第二隔离结构，配置在该第一型井区中，且位于该第一型掺杂区与该第二型第二掺杂区之间。

前述的用于静电放电保护电路的高电压元件，其中所述的第二隔离结构包括一场氧化(Field Oxide)隔离结构或一浅沟渠隔离结构(ShallowTrench Isolation，STI)。

前述的用于静电放电保护电路的高电压元件，其中所述的第一隔离结构包括一场氧化隔离结构或一浅沟渠隔离结构。

前述的用于静电放电保护电路的高电压元件，其中所述的第二型第一掺杂区、第二型淡掺杂区与第二型浓掺杂区是共同作为一汲极，且该第二型第二掺杂区是作为一源极。

前述的用于静电放电保护电路的高电压元件，其中所述的第二型淡掺杂区包括一高电压第二型井区。

前述的用于静电放电保护电路的高电压元件，其中所述的第二型浓掺杂区包括一第二型埋入层(Buried Layer，BL)。

前述的用于静电放电保护电路的高电压元件，其中所述的第一型为P型，且该第二型为N型。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种高电压元件，其包括：一第一型基底；一第一型磊晶硅层，配置在该第一型基底中；一第一型井区，配置在该第一型磊晶硅层中；一第二型井区，配置在该第一型磊晶硅层中，且该第二型井区是由一第二型淡掺杂区与一第二型浓掺杂区所构成，其中该第二型淡掺杂区与该第一型井区邻接，而该第二型浓掺杂区是位于部分该第一型井区与该第二型淡掺杂区的下方；一闸极堆叠结构，配置在该第一型井区与该第二型淡掺杂区的部分表面上；一第二型第一掺杂区与一第二型第二掺杂区，分别配置在该闸极堆叠结构两侧的该第二型淡掺杂区与该第一型井区中；一第一隔离结构，配置在该第二型淡掺杂区中，且位于该闸极堆叠结构与该第二型第一掺杂区之间；以及一第一型掺杂区，配置在该第一型井区中，且与该第二型第二掺杂区邻接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的高电压元件，其更包括一第二隔离结构，配置在该第一型井区中，且位于该第一型掺杂区与该第二型第二掺杂区之间。

前述的高电压元件，其中所述的第二隔离结构包括一场氧化隔离结构或一浅沟渠隔离结构。

前述的高电压元件，其中所述的第一隔离结构包括一场氧化隔离结构或一浅沟渠隔离结构

前述的高电压元件，其中该高电压元件是在电路设计中使用。

前述的高电压元件，其中该高电压元件是在显示器驱动IC、电源供应器、电源管理器(Power Management)、通讯设备(Telecommunications)、车用(Automotive)电子与工业控制器中使用。

前述的高电压元件，其中所述的第二型第一掺杂区、第二型淡掺杂区与第二型浓掺杂区是共同作为一汲极，且该第二型第二掺杂区是作为一源极。

前述的高电压元件，其中所述的第二型淡掺杂区包括一高电压第二型井区。

前述的高电压元件，其中所述的第二型浓掺杂区包括一第二型埋入层。

前述的高电压元件，其中所述的第一型为P型，且该第二型为N型。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

为了达成上述及其他的目的，本发明提出一种用于静电放电保护电路的高电压元件，此用于静电放电保护电路的高电压元件是由第一型基底、第一型磊晶硅层、第一型井区、第二型井区、闸极堆叠结构、第二型第一掺杂区、第二型第二掺杂区、第一隔离结构、第一型掺杂区所构成。其中，第一型磊晶硅层是配置在第一型基底中；第一型井区是配置在第一型磊晶硅层中；第二型井区是配置在第一型磊晶硅层中，且该第二型井区是由一第二型淡掺杂区与一第二型浓掺杂区所构成，其中第二型淡掺杂区与第一型井区邻接，而第二型浓掺杂区是位于部分的第一型井区与第二型淡掺杂区的下方；闸极堆叠结构是配置在第一型井区与第二型淡掺杂区的部分表面上；第二型第一掺杂区与第二型第二掺杂区是分别配置在闸极堆叠结构两侧的第二型淡掺杂区与第一型井区中；第一隔离结构是配置在第二型淡掺杂区中，且位于闸极堆叠结构与第二型第一掺杂区之间；第一型掺杂区是配置在第一型井区中，且与第二型第二掺杂区邻接。

为了达成上述及其他的目的，本发明更提供一种高电压元件，此高电压元件是由第一型基底、第一型磊晶硅层、第一型井区、第二型井区、闸极堆叠结构、第二型第一掺杂区、第二型第二掺杂区、第一隔离结构、第一型掺杂区所构成。其中，第一型磊晶硅层是配置在第一型基底中；第一型井区是配置在第一型磊晶硅层中；第二型井区是配置在第一型磊晶硅层中，且第二型井区是由一第二型淡掺杂区与一第二型浓掺杂区所构成，其中第二型淡掺杂区与第一型井区邻接，而第二型浓掺杂区是位于部分的第一型井区与第二型淡掺杂区的下方；闸极堆叠结构是配置在第一型井区与第二型淡掺杂区的部分表面上；第二型第一掺杂区与第二型第二掺杂区是分别配置在闸极堆叠结构两侧的第二型淡掺杂区与第一型井区中；第一隔离结构是配置在第二型井区的淡掺杂区中，且位于闸极堆叠结构与第二型第一掺杂区之间；第一型掺杂区是配置在第一型井区中，且与第二型第二掺杂区邻接。

由于本发明的用于静电放电保护电路的高电压元件与高电压元件，其第二型淡掺杂区、第一型井区与第二型第二掺杂区之间是构成一寄生双载子晶体管，而第二型浓掺杂区、第一型井区与第二型第二掺杂区之间是构成另一寄生双载子晶体管。因此，由第二型第一掺杂区所流入的脉冲电流，可以藉由此二寄生双载子晶体管从第二型第二掺杂区导出。换言之，本发明的高电压元件除了可在一般电路设计中使用之外，亦可应用于静电放电保护电路中。

经由上述可知，本发明是关于一种用于静电放电保护电路的高电压元件及高电压元件。该用于静电放电保护电路的高电压元件，包括：第一型磊晶硅层，配置在第一型基底中；第一型井区，配置在第一型磊晶硅层中；第二型井区，配置在第一型磊晶硅层中，且第二型井区由一淡掺杂区与一浓掺杂区所构成，其中淡掺杂区与第一型井区邻接，而浓掺杂区位于部分的第一型井区与淡掺杂区的下方；闸极堆叠结构，配置在部分第一型井区与淡掺杂区上；第二型第一掺杂区与第二型第二掺杂区，分别配置在闸极堆叠结构两侧的淡掺杂区与第一型井区中；第一隔离结构，配置在淡掺杂区中，且位于闸极堆叠结构与第二型第一掺杂区之间；第一型掺杂区，配置在第一型井区中，且与第二型第二掺杂区邻接。

借由上述技术方案，本发明用于静电放电保护电路的高电压元件及高电压元件至少具有下列优点：

1、本发明的高电压元件，由于具有较佳的I-V特性，因此可以承受较高的脉冲电流，即具有较高的耐受度，故可作为静电放电防护之用及I/O缓冲器。

2、本发明的用于静电放电保护电路的高电压元件，可依照不同的电路需求，使不同的高电压元件共用相同的区域，因此可以达到节省面积的功效。

3、在上述实施例中，虽然仅是以静电放电保护电路说明本发明的高电压元件的应用，然而并非用以限定本发明的应用范畴。本发明的高电压元件，亦适用于高电压与电源集成电路或视讯介面等电路设计。其例如是显示器驱动IC、电源供应器、电源管理器、通讯设备、车用电子与工业控制器等。而且，在系统电压介于12～50伏特、或是更高的电压下仍具有良好的操作。

综上所述，本发明特殊结构的用于静电放电保护电路的高电压元件，可以解决现有习知的用于静电放电保护电路的元件存在的耐受度不佳的问题。另外，本发明特殊结构的高电压元件，除了可在一般电路设计中使用之外，亦可以应用于静电放电保护电路中。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品的结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的用于静电放电保护电路的元件具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举出多个较佳实施例，并配合附图，详细说明如下。

附图说明

图1是美国专利第6,624,487号中所揭露的用于静电放电保护电路的元件的剖面示意图。

图2是美国专利第6,365,941号中所揭露的用于静电放电保护电路的元件的剖面示意图。

图3是美国专利第5,932,914号中所揭露的用于静电放电保护电路的元件的剖面示意图。

图4是美国专利第6,365,932号中所揭露的用于静电放电保护电路的元件的剖面示意图。

图5是现有习知的一种用于高电压系统的对称式NMOS。

图6是现有习知的一种用于高电压系统的非对称式NMOS。

图7是图5的对称式的用于高电压系统的NMOS，其藉由传输线触波产生器量测所得的I-V特性的关系图。

图8是本发明一较佳实施例的一种高电压元件的仰视示意图。

图9是图8的高电压元件由I-I’剖面的剖面示意图。

图10是本发明另一较佳实施例的一种高电压元件的剖面示意图。

图11是本发明的高电压元件，其藉由传输线触波产生器量测所得的I-V特性的关系图。

100：金属氧化半导体(场效)晶体管     200：金属氧化半导体(场效)晶体管

104a、104b、600：汲极               202、300：二极管

302：NPN保护双载子晶体管            304：井区

306：金属氧化半导体(场效)晶体管     308：埋入层

400、402：掺杂区                    500、502、508、514：井区

504、506、516：掺杂区               510、802：磊晶硅层

512、800：基底                      518、604：隔离结构

520、602、824：闸极                 606：源极

608、804、806：井区                 808：闸极堆叠结构

810、812、816、818：掺杂区          814、826、828：隔离结构

820：掺杂区                         822：闸介电层

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的用于静电放电保护电路的高电压元件及高电压元件其具体实施方式、结构、特征及其功效，详细说明如后。

在下述实施例中，虽然仅是以静电放电保护电路来说明本发明的高电压元件的应用，然而并非用以限定本发明的应用范畴，本发明的高电压元件亦可应用于一般的电路设计中。此外，依照本发明的较佳实施例所述的高电压元件，其中所谓第一型为P型，且第二型为N型。

图8是本发明一较佳实施例的一种高电压元件的仰视图示意图，图9是图8的高电压元件由I-I’剖面的剖面示意图。

请同时参阅图8与图9所示，本发明的高电压元件，是由P型基底800、P型磊晶硅层802、P型井区804、N型井区806、闸极堆叠结构808、N型掺杂区810、812、隔离结构814、P型掺杂区816所构成。而且，N型井区806是由N型淡掺杂区818与N型浓掺杂区820所构成，而闸极堆叠结构808是由下层的闸介电层822与上层的闸极824所构成。

其中，P型磊晶硅层802是配置在P型基底800中，且此P型磊晶硅层802的掺质浓度是小于P型基底800的掺质浓度。此外，P型井区804是配置在P型磊晶硅层802中。

另外，N型井区806是配置在P型磊晶硅层802中，且N型淡掺杂区818与P型井区804邻接，而N型浓掺杂区820是位于部分的P型井区804与N型淡掺杂区818的下方。其中，N型淡掺杂区818例如是高电压N型井区(HighVoltage N-Type Well，HVNW)，而N型浓掺杂区820例如是N型埋入层(N-TypeBuried Layer，NBL)。特别是，此N型浓掺杂区820的宽度W(如图8所示)并无特别的限制，其只需部分配置于P型井区804下方即可。而且，N型浓掺杂区820的宽度W越小，是表示元件所需的面积越小，即可达到节省面积的功效。

此外，闸极堆叠结构808是配置在P型井区804与N型淡掺杂区818的部分表面上。另外，N型掺杂区810与812是分别配置在闸极堆叠结构808两侧的N型淡掺杂区818与P型井区804中。特别是，上述的N型掺杂区810、N型淡掺杂区818与N型浓掺杂区820是共同作为汲极，而N型掺杂区812是作为源极。换言之，本发明的高压元件其源极与汲极为非对称的配置。

此外，隔离结构814是配置在N型淡掺杂区818中，且位于闸极堆叠结构808与N型掺杂区810之间，以提高汲极与闸极之间的崩溃电压。其中，隔离结构814例如是场氧化(Field Oxide)隔离结构或浅沟渠隔离结构(Shallow Trench Isolation，STI)，其端视不同制程线宽的需求而定。此外，不同的高电压元件之间其彼此亦以隔离结构826隔绝。

另外，P型掺杂区816是配置在P型井区804中，且与N型掺杂区812邻接。而且，由于P型掺杂区816与N型掺杂区812彼此靠近，因此在电路设计上，可以使该二区域的电位藉由一次操控而完成。此外，P型掺杂区816与P型井区804是共同作为一基体区域，且由于此基体区域与P型基底800具有相同的掺质形成，因此彼此会相互耦接，从而基体电位会等于基底电位。

值得注意的是，上述的高电压元件其N型淡掺杂区818、P型井区804与N型掺杂区812之间是构成一NPN寄生双载子晶体管，而N型浓掺杂区820、P型井区804与N型掺杂区812之间是构成另一NPN寄生双载子晶体管。因此，当一脉冲电流自N型掺杂区810流入，并且使寄生双载子晶体管的基极-射极电压大于临界电压时，寄生双载子晶体管的射极-集极之间会导通，即此二寄生双载子晶体管会被启动，从而达到静电放电的防护功效。换言之，由N型掺杂区810流入的脉冲电流会流经此二寄生双载子晶体管，并从N型掺杂区812导出。可进一步连接至系统电压线VDD或接地电压线VSS。而且，上述的N型浓掺杂区820与P型井区804之间的PN接面(Junction)崩溃电压，是小于N型淡掺杂区818与P型井区804之间的PN接面崩溃电压。因此，对于静电放电防护而言，是以N型浓掺杂区820与P型井区804之间的较低的PN接面崩溃电压作为静电放电防护的崩溃电压。

除此之外，在另一较佳实施例中，更包括在P型掺杂区816与N型掺杂区812之间配置另一隔离结构828(如图10所示)。此时，基体区域的P型掺杂区816与作为源极的N型掺杂区812彼此分离，因此该二区域可供其他的高电压元件使用，从而可以缩小整体元件设计所需的面积。

以下是说明以传输线触波产生器量测本发明的高电压元件所得的I-V特性的关系图。请参阅图11所示，当脉冲电流增加时，例如是静电放电轰击(Zapping)发生时，N型浓掺杂区820与P型井区804之间的PN接面由于接面崩溃电压较低，因此会先崩溃(C点)。然后，N型淡掺杂区818、P型井区804与N型掺杂区812，以及N型浓掺杂区820、P型井区804、N型掺杂区812所构成的二寄生双载子晶体管会开启，而使I-V曲线进入突回(Snapback)区域(D-E的间)，并且在E点失效。由图11可知，本发明的高电压元件，相较现有习知的高电压元件，在静电放电防护上即使承受较高的脉冲电流，其对应的电压值仍相对较小，因此本发明的高电压元件具有较佳的耐受度。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1、一种用于静电放电保护电路的高电压元件，其特征在于其包括：

一第一型基底；

一第一型磊晶硅层，配置在该第一型基底中；

一第一型井区，配置在该第一型磊晶硅层中；

一第二型井区，配置在该第一型磊晶硅层中，且该第二型井区是由一第二型淡掺杂区与一第二型浓掺杂区所构成，其中该第二型淡掺杂区与该第一型井区邻接，而该第二型浓掺杂区是位于部分该第一型井区与该第二型淡掺杂区的下方；

一闸极堆叠结构，配置在该第一型井区与该第二型淡掺杂区的部分表面上；

一第二型第一掺杂区与一第二型第二掺杂区，分别配置在该闸极堆叠结构两侧的该第二型淡掺杂区与该第一型井区中；

一第一隔离结构，配置在该第二型淡掺杂区中，且位于该闸极堆叠结构与该第二型第一掺杂区之间；以及

一第一型掺杂区，配置在该第一型井区中，且与该第二型第二掺杂区邻接。

2、根据权利要求1所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第二型淡掺杂区、第一型井区与第二型第二掺杂区之间是构成一寄生双载子晶体管，且该第二型浓掺杂区、该第一型井区与该第二型第二掺杂区之间是构成另一寄生双载子晶体管，以使由该第二型第一掺杂区所流入的脉冲电流，藉由该二寄生双载子晶体管从该第二型第二掺杂区导出。

3、根据权利要求2所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第二型浓掺杂区与第一型井区之间的PN接面(Junction)崩溃电压，  小于该第二型淡掺杂区与该第一型井区之间的PN接面崩溃电压，而且该第二型浓掺杂区与该第一型井区之间的PN接面崩溃电压为静电放电保护电路装置的崩溃电压。

4、根据权利要求1所述的用于静电放电保护电路的高电压元件，其特征在于其更包括一第二隔离结构，配置在该第一型井区中，且位于该第一型掺杂区与该第二型第二掺杂区之间。

5、根据权利要求4所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第二隔离结构包括一场氧化(Field Oxide)隔离结构或一浅沟渠隔离结构(Shallow Trench Isolation，STI)。

6、根据权利要求1所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第一隔离结构包括一场氧化隔离结构或一浅沟渠隔离结构。

7、根据权利要求1所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第二型第一掺杂区、第二型淡掺杂区与第二型浓掺杂区是共同作为一汲极，且该第二型第二掺杂区是作为一源极。

8、根据权利要求1所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第二型淡掺杂区包括一高电压第二型井区。

9、根据权利要求1所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第二型浓掺杂区包括一第二型埋入层(BuriedLayer，BL)。

10、根据权利要求1所述的用于静电放电保护电路的高电压元件，其特征在于其中所述的第一型为P型，且该第二型为N型。

11、一种高电压元件，其特征在于其包括：

一第一型基底；

一第一型磊晶硅层，配置在该第一型基底中；

一第一型井区，配置在该第一型磊晶硅层中；

一第二型井区，配置在该第一型磊晶硅层中，且该第二型井区是由一第二型淡掺杂区与一第二型浓掺杂区所构成，其中该第二型淡掺杂区与该第一型井区邻接，而该第二型浓掺杂区是位于部分该第一型井区与该第二型淡掺杂区的下方；

一闸极堆叠结构，配置在该第一型井区与该第二型淡掺杂区的部分表面上；

一第二型第一掺杂区与一第二型第二掺杂区，分别配置在该闸极堆叠结构两侧的该第二型淡掺杂区与该第一型井区中；

一第一隔离结构，配置在该第二型淡掺杂区中，且位于该闸极堆叠结构与该第二型第一掺杂区之间；以及

一第一型掺杂区，配置在该第一型井区中，且与该第二型第二掺杂区邻接。

12、根据权利要求11所述的高电压元件，其特征在于其更包括一第二隔离结构，配置在该第一型井区中，且位于该第一型掺杂区与该第二型第二掺杂区之间。

13、根据权利要求12所述的高电压元件，其特征在于其中所述的第二隔离结构包括一场氧化隔离结构或一浅沟渠隔离结构。

14、根据权利要求11所述的高电压元件，其特征在于其中所述的第一隔离结构包括一场氧化隔离结构或一浅沟渠隔离结构

15、根据权利要求11所述的高电压元件，其特征在于其中该高电压元件是在电路设计中使用。

16、根据权利要求15所述的高电压元件，其特征在于其中该高电压元件是在显示器驱动IC、电源供应器、电源管理器(Power Management)、通讯设备(Telecommunications)、车用(Automotive)电子与工业控制器中使用。

17、根据权利要求11所述的高电压元件，其特征在于其中所述的第二型第一掺杂区、第二型淡掺杂区与第二型浓掺杂区是共同作为一汲极，且该第二型第二掺杂区是作为一源极。

18、根据权利要求11所述的高电压元件，其特征在于其中所述的第二型淡掺杂区包括一高电压第二型井区。

19、根据权利要求11所述的高电压元件，其特征在于其中所述的第二型浓掺杂区包括一第二型埋入层。

20、根据权利要求11所述的高电压元件，其特征在于其中所述的第一型为P型，且该第二型为N型。

Images