CN1710469A

CN1710469A - 像素结构与其制造方法

Info

Publication number: CN1710469A
Application number: CN 200510082152
Authority: CN
Inventors: 刘圣超; 尤建盛; 李春生
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2005-07-04
Filing date: 2005-07-04
Publication date: 2005-12-21
Anticipated expiration: 2025-07-04
Also published as: CN100353248C

Abstract

一种像素结构，包括形成于基板上的薄膜晶体管与储存电容，薄膜晶体管具有栅极电极以及有源层，有源层至少包括源极区以及漏极区，且源极区以及漏极区掺杂第一掺杂物；以及储存电容，形成于基板上，储存电容具有下电极以及上电极，下电极掺杂第二掺杂物，第一掺杂物以及第二掺杂物为相异型，且源极区以及漏极区与下电极不相连。

Description

像素结构与其制造方法

技术领域

本发明涉及一种像素结构，特别是涉及一种源极区以及漏极区与下电极不相连的像素结构与其制造方法。

背景技术

液晶显示器(liquid crystal display，LCD)为目前最普遍的显示器之一，其中常使用薄膜晶体管(Thin Film Transistor，简称TFT)作为其有源元件(active element)来控制液晶转向，且利用电容来储存电荷以维持画面。

图1为现有的像素结构图，包括薄膜晶体管区A与电容区B，此两区包括基板100、缓冲层110、有源层120a与电容的下电极层120b、介电层130、栅极电极140a1、140a2与上电极140b、绝缘层150、信号线160a与第二金属层160b。信号线160a通过接触栓145a与薄膜晶体管区有源层的源极120a接触。第二金属层160b与电容的下电极120b通过接触栓145b电连接。第二绝缘层170覆盖第一绝缘层150、信号线160a、及第二金属层160b。像素电极180设置于第二绝缘层170上，其通过接触栓165与第二金属层160b接触。

图2A为显示在图1中有源层120a与下电极层120b的上视图，其中有源层120a与电容的下电极120b相同且为连续的薄膜(例如复晶硅)所构成。而沿着图2A中剖面线LL的剖面图即为图1，且图2B为有源层120a与下电极层120b经掺杂后的上视图，其中斜线区域表示掺杂的区域。

由图1、图2A与图2B可知，传统上使用有源层120a作为下电极层120b，可大幅增加电容值，但由于有源层120a与下电极层120b工艺的关键尺寸(Critical Dimension；CD)差异极大，所以在蚀刻时会影响到蚀刻速率与蚀刻轮廓，此影响称为负载效应(loading effect)，这会使得TFT的关键尺寸跟周边电路的TFT的关键尺寸变异增大，进而使元件特性变异也增大，不易控制。

所以业界亟需提出一种可以解决上述问题的结构或方法。

发明内容

有鉴于此，本发明的目的就是提供一种像素结构与其制造方法，解决关键尺寸不同造成负载效应的问题，达成对元件特性更好的控制。

为达上述目的，本发明提供一种像素结构，包括形成于基板上的薄膜晶体管与储存电容，薄膜晶体管具有栅极电极以及有源层，有源层至少包括源极区以及漏极区，且源极区以及漏极区掺杂第一掺杂物；以及储存电容，形成于基板上，储存电容具有下电极以及上电极，且下电极掺杂第二掺杂物，第一掺杂物以及第二掺杂物为相异型，源极区以及漏极区与下电极不相连。

为达上述目的，本发明还提供一种像素结构的制造方法，包括：形成缓冲层于基板上；形成有源层以及下电极于缓冲层上，且有源层与下电极不相连，其中有源层至少包括源极区以及漏极区；执行至少一掺杂程序于有源层的源极区、漏极区以及下电极，使得源极区以及漏极区掺杂第一掺杂物，下电极掺杂第二掺杂物，第一掺杂物以及第二掺杂物为相异型；形成介电层于有源层以及下电极上，以分别作为栅极介电层以及电容介电层；以及形成栅极电极以及上电极于介电层上并分别对应有源层以及下电极。

为使本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1为一现有像素结构剖面图，包括薄膜晶体管区A与像素区B。

图2A为显示有源层与电容的下电极的上视图。

图2B为有源层与下电极层经掺杂后的上视图，其中斜线区域表示掺杂后的区域。

图3A～3C为显示本发明第一实施例像素结构工艺步骤的剖面图。

图4A为显示本发明第一实施例有源层与电容的下电极的上视图。

图4B为本发明第一实施例有源层与下电极层经掺杂后的上视图，其中斜线区域表示掺杂后的区域。

图5A～5C为本发明第二实施例像素结构工艺步骤的剖面图。

图6A为显示本发明第二实施例有源层与电容的下电极的上视图。

图6B为本发明第二实施例有源层与下电极层经掺杂后的上视图，其中斜线区域表示掺杂后的区域。

简单符号说明

100、300、500～基板

110、310、510～缓冲层

120a、310a、510a～有源层

320a1、520a1～源极区

320a2～中介区

320a3、520a3～漏极区

120b、320b、520b～下电极

130、330、520～介电层

140a1、140a2、340a1、340a2、540a～栅极电极

140b、340b、540b～上电极

150、350、550～第一绝缘层

160a、360a、560a～信号线

160b、360b、560b～电极线

345a、345b、345c、545a、545b、545c～电性接触

370、570～第二绝缘层

380、580～像素电极

A～薄膜晶体管区

B～电容区

具体实施方式

第一实施例

以下为本发明第一实施例制作像素结构的方法。

图3A为显示本发明实施例于基板上形成一图案化半导体层的剖面示意图，其中包括薄膜晶体管(TFT)区A与电容区B。首先，可利用化学气相沉积(CVD)等方式形成缓冲层310于基板300上。基板300可包括玻璃等材料，而缓冲层310可包括氧化硅与/或氮化硅等材料。

接着，沉积一半导体层于缓冲层310上，再进行光刻蚀刻程序形成有源层320a、下电极320b以及开口320c。有源层320a与下电极320b不相连，以开口320c为其间隔，其上视图如图4A所示，而沿着图中剖面线L’L’的剖面图即为图3A。此有源层320a与下电极320b不相连的结构可减少现有因有源层320a与下电极320b相连所造成的负载效应(loading effect)的影响，使其关键尺寸更容易控制，进而使元件特性更加准确。有源层320a与下电极320b可为一多晶硅层，且可以低温多晶硅(LTPS)工艺形成，如利用等离子体增进式化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)在缓冲层310上沉积非晶硅层，再利用激光退火等处理将非晶硅层转变成一多晶硅层，经蚀刻后形成各自独立的有源层320a与下电极320b。

请参阅图3B，接下来分别对有源层320a的源极区与漏极区以及下电极320b执行掺杂程序，在有源层320a以第一掺杂物掺杂，以形成源极区320a1、中介区320a2、与漏极区320a3，以及下电极320b以第二掺杂物掺杂。第一掺杂物与第二掺杂物为相异型，可视元件需要而加以调整改变，其上视图如图4B所示，而沿着图中剖面线L’L’的剖面图即为图3B。其中若第一掺杂物为N型掺杂物则第二掺杂物为P型掺杂物，或第一掺杂物为P型掺杂物则第二掺杂物为N型掺杂物，其中N型掺杂物包括磷等，而P型掺杂物包括硼等，且N型掺杂物的掺杂浓度约为8×10¹²～8×10¹⁶atoms/cm³，而P型掺杂物的掺杂浓度约为1×10¹³～1×10¹⁷atoms/cm³。此外，在对有源层320a的源极区320a1、中介区320a2、与漏极区320a3进行第一掺杂物掺杂时，可预先在部分有源层320a以及下电极320b上形成一掩模(未显示)，再对有源层320a的源极区320a1、中介区320a2、与漏极区320a3进行第一掺杂物掺杂。接下来，于有源层320a上形成另一掩模，对下电极320b进行第二掺杂物掺杂，即形成源极区320a1、中介区320a2、漏极区320a3与下电极320b分别具有相异型掺杂的结果。上述的掺杂顺序不以源极区320a1、中介区320a2、与漏极区320a3先、下电极320b后为限。

接下来，在有源层320a、缓冲层310、下电极320b上顺应式形成介电层330，以在有源层320a与下电极320b上分别作为栅极介电层以及电容介电层。介电层330常为氧化硅，且可以CVD等方式形成。在介电层330沉积后，尚可利用退火等方式活化掺杂离子、改良介电层330与有源层320a以及下电极320b的接口特性，同时可将过量的氢从介电层330中移除，以改良元件效能。

再请参阅图3B，在栅极介电层以及电容介电层上形成第一金属层，再例如以显影蚀刻等方式形成栅极电极340a1、340a2以及上电极340b。第一金属层包括铝、铜、镍、钼或上述金属的合金，而可通过溅射等方式形成。

接着，请参阅图3C，于栅极电极340a1、320a2、上电极340b以及介电层330上形成第一绝缘层350，并于其中形成多个开口345a、345b、345c，以露出源极区320a1、漏极区320a3、下电极320b，再于该些该开口345a、345b、345c中填入导电层，形成电性接触。接着，形成第二金属层，包括信号线360a，通过开口345a内的导电层与源极区320a1电连接，以及电极线360b与漏极区320a3、下电极320b等部分电连接，其中形成开口345a、345b、345c内的导电层以及形成第二金属层的步骤可为同时或先后执行，若为同时执行，即形成第二金属层时且同时将开口345a、345b、345c以第二金属层填满。接着，形成一第二绝缘层370于第一绝缘层350与第二金属层上，并于其中形成开口365，以露出电极线360b。接着，形成一像素电极380于第二绝缘层570上，并通过开口365与电极线360b电连接，进而与漏极区320a3及下电极320b等部分电连接。

如图3C所示，本发明的像素结构包括薄膜晶体管区A与电容区B，其中薄膜晶体管区A形成于基板300上。薄膜晶体管区A中的薄膜晶体管为一双栅极结构，具有栅极电极340a1、340a2以及由低温多晶硅(LowTemperature Poly Silicon；LTPS)所构成的有源层320a，此有源层320a至少包括源极区320a1、中介区320a2以及漏极区320a3。源极区320a1、中介区320a2以及漏极区320a3掺杂第一掺杂物。而电容区B中的电容形成于基板300上，此电容具有下电极320b以及上电极340b，其间夹以介电层330。且下电极320b掺杂第二掺杂物，其中第一掺杂物以及第二掺杂物为相异型，且漏极区320a3、中介区320a2及源极区320a1与下电极320b不直接相连。此结构可解决上述负载效应的问题，达成对元件特性更好的控制。

第二实施例

图5A为显示本发明实施例于基板上形成一图案化半导体层的剖面示意图，其中包括薄膜晶体管(TFT)区A与电容区B。首先，于基板500上例如以利用化学气相沉积(CVD)等方式形成缓冲层510。基板500可包括玻璃等材料，而缓冲层510可包括氧化硅与/或氮化硅等材料。

接着，沉积一半导体层于缓冲层510上，再进行光刻蚀刻程序同时形成有源层520a、下电极520b以及开口520c。有源层520a与下电极520b不相连，以开口520c为其间隔，上视图如图6A所示，沿着图6A中剖面线L’L’的剖面图即为图5A。此有源层520a与下电极520b不相连的结构可减少现有因有源层120a与下电极120b相连所造成的负载效应(loading effect)的影响，使其关键尺寸更容易控制，进而使元件特性更加准确。有源层520a与下电极520b可为一非晶质硅(amorphous silicon)层。例如，利用等离子体增进式化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)在缓冲层510上沉积非晶硅层，经蚀刻后形成各自独立的有源层520a与下电极520b。

请参阅图5B，接下来分别对有源层520a以及下电极520b执行掺杂程序，在有源层520a以第一掺杂物掺杂，以形成源极区520a1与漏极区520a3，以及下电极520b以第二掺杂物掺杂，且第一掺杂物与第二掺杂物为相异型，可视元件需要而加以调整改变，其上视图如图6B所示，而沿着图中剖面线L’L’的剖面图即为图5B。其中若第一掺杂物为N型掺杂物则第二掺杂物为P型掺杂物，或第一掺杂物为P型掺杂物则第二掺杂物为N型掺杂物，其中N型掺杂物包括磷等，而P型掺杂物包括硼等，且N型掺杂物的掺杂浓度约为8×10¹²～8×10¹⁶原子/cm³(atoms/cm³)，而P型掺杂物的掺杂浓度约为1×10¹³～1×10¹⁷atoms/cm³。在对有源层520a的源极区520a1与漏极区520a3进行第一掺杂物掺杂时，可预先在部分有源层520a以及下电极520b上形成一掩模(未显示)，再对有源层520a的源极区520a1与漏极区520a3进行第一掺杂物掺杂；接下来再于有源层520a上形成另一掩模，再对下电极520b进行第二掺杂物掺杂，即形成源极区520a1以及漏极区520a3与下电极520b分别具有相异型掺杂的结果。上述的掺杂顺序不以源极区520a1与漏极区520a3先、下电极520b后为限。

接下来，请参阅图5B，在有源层520a、缓冲层510、下电极520b上顺应式形成介电层530，以在有源层520a与下电极520b上分别作为栅极介电层以及电容介电层。介电层530可为氧化硅，且可以CVD等方式形成。在介电层530沉积后，尚可利用退火等方式活化掺杂离子、改良介电层530与有源层520a以及下电极520b的接口特性，同时可将过量的氢从介电层530中移除，以改良元件效能。

接着，在栅极介电层以及电容介电层上形成第一金属层，包括栅极电极540a以及上电极540b。第一金属层可包括铝、铜、镍、钼或上述金属的合金，且可通过溅射方式形成。

接下来请参阅图5C，于栅极电极540a、上电极540b以及介电层530上形成第一绝缘层550，并于其中形成多个开口545a、545b、545c，以露出源极区520a1、漏极区520a3、下电极520b，再于该些开口545a、545b、545c中填入导电层，形成电性接触。接着，形成第二金属层，包括信号线560a通过开口545a内的导电层与源极区520a1电连接，以及电极线560b与漏极区520a3及下电极520b等部分电连接，其中形成开口545a、545b、545c内的导电层以及形成第二金属层的步骤可为同时或先后执行，若为同时执行，即形成第二金属层时且同时将开口545a、545b、545c以第二金属层填满。接着，形成一第二绝缘层570于第一绝缘层550与第二金属层上，并于其中形成开口565，以露出电极线560b。接着，形成一像素电极580于第二绝缘层570上，并通过开口565与电极线560b电连接，进而与漏极区520a3及下电极520b等部分电连接。

如图5C所示，本发明的像素结构包括薄膜晶体管区A与电容区B，其中薄膜晶体管区A中的薄膜晶体管形成于基板500上。薄膜晶体管A为一单栅极结构，具有栅极电极540a以及由非晶质硅(amorphous silicon)所构成的有源层520a，此有源层520a至少包括源极区520a1以及漏极区520a3。源极区520a1以及漏极区520a3掺杂第一掺杂物。而电容区B中的电容形成于基板500上，此电容具有下电极520b以及上电极540b，其间夹以介电层530。且下电极520b掺杂第二掺杂物，其中第一掺杂物以及第二掺杂物为相异型，且有源层520a与下电极520b以开口520c为间隔不直接相连，如图6A及图6B所示。此结构可解决上述负载效应的问题，达成对元件特性更好的控制。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims

1、一种像素结构，包括：

一薄膜晶体管，形成于一基板上，该薄膜晶体管具有一栅极电极以及一有源层，该有源层至少包括一源极区以及一漏极区，且该源极区以及该漏极区具有一第一掺杂物；以及

一电容，形成于该基板上，该电容具有一下电极以及一上电极，该下电极与该漏极区电连接，且该下电极掺杂一第二掺杂物，其中该第一掺杂物以及该第二掺杂物具有不同的掺杂类型。

2、如权利要求1所述的像素结构，其中该第一掺杂物为一N型掺杂物，且该第二掺杂物为一P型掺杂物。

3、如权利要求2所述的像素结构，其中该N型掺杂物包括磷。

4、如权利要求2所述的像素结构，其中该P型掺杂物包括硼。

5、如权利要求2所述的像素结构，其中该N型掺杂物的掺杂浓度约为8×10¹²至8×10¹⁶原子/cm³。

6、如权利要求2所述的像素结构，其中该P型掺杂物的掺杂浓度约为1×10¹³至1×10¹⁷原子/cm³。

7、如权利要求1所述的像素结构，其中该第一掺杂物为一P型掺杂物，且该第二掺杂物为一N型掺杂物。

8、如权利要求7所述的像素结构，其中该N型掺杂物包括磷。

9、如权利要求7所述的像素结构，其中该P型掺杂物包括硼。

10、如权利要求7所述的像素结构，其中该N型掺杂物的掺杂浓度约为8×10¹²至8×10¹⁶原子/cm³。

11、如权利要求7所述的像素结构，其中该P型掺杂物的掺杂浓度约为1×10¹³至1×10¹⁷原子/cm³。

12、如权利要求1所述的像素结构，还包括一第一绝缘层位于该栅极电极以及该上电极上。

13、如权利要求12所述的像素结构，还包括一导电层位于该第一绝缘层之上，其中该第一绝缘层以及该介电层具有一第一开口以暴露出该有源层，该导电层通过该第一开口与该有源层电连接。

14、如权利要求13所述的像素结构，其中该第一绝缘层以及该介电层还具有一第二开口以暴露出该下电极，该导电层还通过该第二开口与该下电极电连接。

15、如权利要求14所述的像素结构，还包括：

一第二绝缘层位于该导电层以及该第一绝缘层上，其中该第二绝缘层具有一第三开口以暴露出该导电层；以及

一像素电极位于该第二绝缘层上，通过该第三开口与该导电层电连接。

16、如权利要求13所述的像素结构，还包括：

17、如权利要求12所述的像素结构，还包括一导电层位于该第一绝缘层之上，该第一绝缘层以及该介电层具有一开口以暴露出该下电极，其中该导电层通过该开口并与该下电极电连接。

18.如权利要求12所述的像素结构，还包括：

19、如权利要求1所述的像素结构，其中该有源层以及该下电极包括一多晶硅层。

20、如权利要求1所述的像素结构，其中该有源层以及该下电极包括一非晶硅层。

21、如权利要求1所述的像素结构，其中该有源层还包括一中介区，位于该源极区以及该漏极区之间，该中介区掺杂该第一掺杂物。

22、如权利要求1所述的像素结构，其中该源极区以及该漏极区与该下电极不直接相连。

23、一种像素结构，包括：

一薄膜晶体管，形成于一基板上，该薄膜晶体管具有一栅极电极以及一有源层，该有源层至少包括一源极区以及一漏极区；以及

一储存电容，形成于该基板上，该储存电容具有一下电极以及一上电极，且该源极区以及该漏极区与该下电极不直接相连。

24、一种像素结构的制造方法，包括：

形成一缓冲层于一基板上；

形成一有源层以及一下电极于该缓冲层上，其中该有源层至少包括一源极区以及一漏极区；

执行至少一掺杂程序于该源极区、该漏极区以及该下电极，使得该源极区以及该漏极区具有一第一掺杂物，该下电极具有一第二掺杂物，该第一掺杂物以及该第二掺杂物具有不同的掺杂类型；

形成一介电层于该有源层以及该下电极上；以及

形成至少一栅极电极以及一上电极于该介电层上并分别对应该有源层以及该下电极。

25、如权利要求24所述的像素结构的制造方法，其中该第一掺杂物为一N型掺杂物，且该第二掺杂物为一P型掺杂物。

26、如权利要求25所述的像素结构的制造方法，其中该N型掺杂物包括磷。

27、如权利要求25所述的像素结构的制造方法，其中该P型掺杂物包括硼。

28、如权利要求25所述的像素结构的制造方法，其中该N型掺杂物的掺杂浓度约为8×10¹²至8×10¹⁶原子/cm³。

29、如权利要求25所述的像素结构的制造方法，其中该P型掺杂物的掺杂浓度约为1×10¹³至1×10¹⁷原子/cm³。

30、如权利要求24所述的像素结构的制造方法，其中该第一掺杂物为一P型掺杂物，且该第二掺杂物为一N型掺杂物。

31、如权利要求30所述的像素结构的制造方法，其中该N型掺杂物包括磷。

32、如权利要求30所述的像素结构的制造方法，其中该P型掺杂物包括硼。

33、如权利要求30所述的像素结构的制造方法，其中该N型掺杂物的掺杂浓度约为8×10¹²至8×10¹⁶原子/cm³。

34、如权利要求30所述的像素结构的制造方法，其中该P型掺杂物的掺杂浓度约为1×10¹³至1×10¹⁷原子/cm³。

35、如权利要求24所述的像素结构的制造方法，其中形成该有源层以及该下电极于该缓冲层上的步骤包括：

形成一半导体层于该缓冲层上；以及

图案化该半导体层以定义出该有源层以及该下电极，其中该有源层以及该下电极为不直接相连。

36、权利要求24所述的像素结构的制造方法，其中形成该有源层以及该下电极于该缓冲层上的步骤包括：

形成一半导体层于该缓冲层上；以及

于该半导体层上定义出该有源层以及该下电极。

37、如权利要求24所述的像素结构的制造方法，还包括：

形成一第一绝缘层于该栅极电极、该上电极以及该介电层上；以及

形成一第一开口以及一第二开口于该第一绝缘层上以暴露该有源层的该源极区以及该漏极区。

38、如权利要求37所述的像素结构的制造方法，还包括形成一信号线以及一导电层于该第一绝缘层上，并通过该第一开口以及该第二开口分别与该有源层的该源极区以及该漏极区电连接。

39、如权利要求38所述的像素结构的制造方法，还包括形成一第三开口于该第一绝缘层上以暴露该下电极，该导电层还通过该第三开口与该下电极电连接。

40、如权利要求39所述的像素结构的制造方法，还包括：

形成一第二绝缘层于该信号线、该导电层以及该第一绝缘层上；

形成一第四开口于该第二绝缘层上以暴露出该导电层；以及

形成一像素电极于该第二绝缘层上并通过该第四开口与该导电层电连接。

41、如权利要求38所述的像素结构的制造方法，还包括：

形成一第四开口于该第二绝缘层上以暴露出该导电层；以及

42、如权利要求24所述的像素结构的制造方法，其中该有源层还包括一中介区位于该源极区以及该漏极区之间，该中介区具有该第一掺杂物。

43、一种像素结构的制造方法，包括：

形成一缓冲层于一基板上；

形成一半导体层于该缓冲层上；

图案化该半导体层以定义出一有源层以及一下电极，该有源层至少包括一源极区以及一漏极区，其中该有源层以及该下电极为不直接相连；

形成一介电层于该有源层以及该下电极上；以及

44、如权利要求43所述的像素结构的制造方法，还包括执行至少一掺杂程序于该源极区、该漏极区以及该下电极。

45、如权利要求43所述的像素结构的制造方法，其中该有源层还包括一中介区位于该源极区以及该漏极区之间。