CN1700188A - 用于控制非易失性存储器的控制器 - Google Patents

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Abstract

提供了存储器控制器，其连接到非易失性存储器(例如，NAND快闪存储器)和易失性存储器(例如，DRAM或SDRAM)，其中该存储器控制器响应存储器请求而控制对非易失性存储器和易失性存储器的访问，并包括用于存储易失性存储器中存储的数据的地址信息的存储器，并且其中该存储器控制器确定在存储器请求中输入的地址信息与存储器的地址信息是否一致，并根据确定结果有选择地访问非易失性存储器。

Description

用于控制非易失性存储器的控制器
相关申请交叉引用
本美国非临时专利申请根据35U.S.C§119，要求于2004年2月16提交的韩国专利申请2004-10144的外国优先权，通过引用将其全部内容合并于此。
技术领域
本发明公开的内容涉及信息处理系统，更具体地，涉及包括有非易失性存储器的存储系统。
背景技术
随着移动系统及其各种应用的迅猛发展，快闪存储器(一种非易失性存储器)和控制该快闪存储器的存储器系统的需求激增。虽然快闪存储器能够存储大量的数据信息，但其有读取及写入数据所需的时间较长的缺点。
快闪存储器的这一缺点可以通过缓冲存储器来解决。例如，从主机来的数据并不直接存储在快闪存储器中，而是首先存储在缓冲存储器中。接着，读取缓冲存储器中存储的数据，并将所读出的数据存储在快闪存储器中。类似地，从快闪存储器读出的数据并不直接传输给主机，而是首先传输给缓冲存储器。接着，读取缓冲存储器中存储的数据，并将所读出的数据传输给主机。这种传输方法可以提高存储系统以及包括该存储系统的信息处理系统(例如，移动应用)的性能。
但是，这样的存储系统具有以下的问题。在引导装入时，存储在快闪存储器中的数据必须复制到缓冲存储器中，因此存储器使用不充分。此外，应当应用附加模式(例如，请求页面调度模式)来将快闪存储器中的数据复制到缓冲存储器中。这给系统带来软件负担，而降低了包括该存储系统的系统的整体性能。
发明内容
本发明公开的一个方面提供了一种无需涉及软件就能控制快闪存储器的存储系统。
本发明公开的另一个方面提供了一种能够以页为单位管理快闪存储器的存储系统。
本发明公开的一个实施例涉及一种存储系统，包括：NAND快闪存储器；用于存储NAND快闪存储器的数据的RAM；以及用于响应存储器请求而控制对RAM和NAND快闪存储器的访问的控制器。该控制器包括用于存储RAM中存储的数据的地址信息的存储器，并参考存储器地址信息控制在存储器请求中选择性地被访问的NAND快闪存储器。
具体地，该控制器的实施例确定在存储器请求中输入的地址信息和存储器地址信息是否一致，并根据确定结果有选择地访问NAND快闪存储器。例如，当在存储器请求中输入的地址信息与存储器地址信息一致时，该控制器输出RAM的数据到外部而不对NAND快闪存储器进行任何访问。当在存储器请求中输入的地址信息与存储器地址信息不一致时，该控制器控制NAND快闪存储器将NAND快闪存储器的数据输出到RAM以及外部。
在一个示范实施例中，控制器以页为单位而不是以块为单位来管理NAND快闪存储器，并在存储器中存储NAND快闪存储器的页面地址信息。此外，只要外部输入的数据存储在RAM中，控制器就在存储器中存储所存储的数据的地址信息。
在一个示范实施例中，控制器还包括：主控制单元，用于根据在存储器请求中输入的地址信息与存储器的地址信息是否一致，发出读/写访问命令；存储器控制单元，用于当在存储器请求中输入的地址信息与存储器地址信息一致时，响应来自主控制单元的读/写访问命令，控制对RAM的访问操作；以及快闪存储器管理和控制单元，用于当在存储器请求中输入的地址信息与存储器地址信息不一致时，响应来自主控制单元的读/写访问命令，控制对NAND快闪存储器的访问操作。
在一个示范实施例中，当在存储器请求中输入的地址信息与存储器地址信息一致时，主控制单元将该地址转换为适合RAM的RAM地址，并将所转换的RAM地址输出到RAM。
在一个示范实施例中，当在存储器请求中输入的地址信息与存储器地址信息不一致时，快闪存储器管理和控制单元将该地址转换成适合NAND快闪存储器的NAND地址。
在一个示范实施例中，快闪存储器管理和控制单元将有关NAND快闪存储器的被访问页面的信息存储在存储器中。当NAND快闪存储器的访问页面是缺陷页面时，该快闪存储器管理和控制单元在存储器中存储缺陷页面信息。该快闪存储器管理和控制单元包括页面地址表，其设置为当NAND快闪存储器被访问时选择另一页面替换该缺陷页面。
在一个示范实施例中，当新数据写入RAM时，主控制单元在存储器中存储用于表示新数据是否存储在RAM中的有效地址信息。当请求更新操作时，该快闪存储器管理和控制单元参考该存储器的有效地址信息产生NAND地址。
在一个示范实施例中，该控制器还包括：用于临时存储从NAND快闪存储器中读出的数据的临时存储器。当RAM的数据存储在NAND快闪存储器中时，该临时存储器通过存储器控制单元的控制而存储来自RAM的数据，所存储的数据通过快闪存储器管理和控制单元的控制而输出到NAND快闪存储器。此外，当NAND快闪存储器数据存储在RAM中时，该临时存储器通过快闪存储器管理和控制单元的控制而存储来自NAND快闪存储器的数据，所存储的数据通过快闪存储器管理和控制单元的控制而输出到RAM以及外部。
本公开内容涉及一种存储系统实施例，其包括：NAND快闪存储器；RAM，用于存储NAND快闪存储器的数据；以及控制器，用于控制对RAM和NAND快闪存储器的访问。该控制器包括：存储器，用于存储来自RAM中存储的数据的存储器地址信息的标志地址；主控制单元，用于根据来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址是否一致，而发出第一和第二访问命令中的任何一个；存储器控制单元，用于响应第一访问命令控制对RAM的访问操作；以及快闪存储器管理和控制单元，用于响应第二访问命令，控制对NAND快闪存储器的访问。
在一个示范实施例中，当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址一致时，该控制器控制该存储器控制单元输出RAM数据到外部而不对NAND快闪存储器进行访问。
在一个示范实施例中，当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址不一致时，该控制器控制该快闪存储器管理和控制单元以及存储器控制单元输出NAND快闪存储器数据到RAM和外部。
在一个示范实施例中，该快闪存储器管理和控制单元以页为单位而不是以块为单位管理该NAND快闪存储器，并在存储器中存储该NAND快闪存储器的页面地址信息。
在一个示范实施例中，只要外部输入的数据存储在RAM中，主控制单元就在存储器中存储所存储的数据的标志地址。
在一个示范实施例中，当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址一致时，主控制单元将存储器地址转换为适合RAM的RAM地址信息，并将所转换的RAM地址输出到RAM。
在一个示范实施例中，当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址不一致时，快闪存储器管理和控制单元将存储器地址转换成适合NAND快闪存储器的NAND地址。
在一个示范实施例中，快闪存储器管理和控制单元在存储器中存储有关NAND快闪存储器的被访问页面的信息。
在一个示范实施例中，当该NAND快闪存储器访问页面是缺陷页面时，快闪存储器管理和控制单元在存储器中存储缺陷页面信息。此外，快闪存储器管理和控制单元包括页面地址表，其设置为当NAND快闪存储器被访问时，选择另一页面替换缺陷页面。当新数据写入RAM时，主控制单元在存储器中存储用于表示新数据是否存储在RAM中的有效地址信息。当请求更新操作时，该快闪存储器管理和控制单元参考该存储器的有效地址信息产生NAND地址。
该控制器还包括：用于临时存储从NAND快闪存储器中读出的数据的临时存储器。当来自RAM的数据存储在NAND快闪存储器中时，该临时存储器通过存储器控制单元的控制而存储来自RAM的数据，所存储的数据根据快闪存储器管理和控制单元而输出到NAND快闪存储器。此外，当NAND快闪存储器数据存储在RAM中时，该临时存储器通过快闪存储器管理和控制单元的控制而存储从NAND快闪存储器读出的数据，所存储的数据通过存储器控制单元的控制而输出到RAM和外部。
附图说明
加入附图以提供对公开内容的进一步理解，将其结合于此，并构成说明书的一部分。附图图解了本发明公开的示范实施例，并与说明书一起用于说明本发明公开内容的原理。在附图中：
图1是根据本发明的公开内容的存储系统的示意方框图；
图2是根据本发明的公开内容的图1中的控制器的示意方框图；
图3是可用于说明根据本发明公开内容的示范实施例的图2中的存储系统的读和写操作的流程图；
图4是用于说明根据本发明公开内容的存储系统的更新操作的流程图；以及
图5图示了在快闪存储器管理和控制单元的页面地址表和NAND快闪存储器的页面数之间的关系。
具体实施方式
以下将参考附图详细描述本发明的优选实施例。但是，本发明可以以不同的形式实施，而不应解释为限于在此所描述的实施例。当然，提供这些实施例是为了使得这一公开内容完整且全面，并对本领域的技术人员传达本发明的范围。在通篇说明书中相同的参考数字和/或字符表示相同的元件。
以下，将结合附图描述本发明公开内容的示范实施例。
图1是根据本发明的公开内容的存储系统的示意方框图。在图1中，本发明公开的存储系统100可以是一个单芯片、多芯片模块等。例如，本发明公开的存储系统100可以作为可插入形成在例如个人计算机的电子设备(例如，主机系统)、移动电子设备(例如，移动电话和数码相机)或游戏机上的卡槽中的存储卡而使用。但是，本领域的技术人员公知，根据本发明公开的存储系统100的用途并不限于这些电子设备。如图1所示，本发明公开的存储系统100包括控制器110、RAM 120、非易失性存储器130和总线140。
控制器110控制RAM 120和非易失性存储器130。控制器110包括用于存储RAM 120中存储的数据的标志地址信息的存储器1100。例如，存储器1100可以由S-RAM、内容可寻址存储器(CAM)或同类设备来实现。非易失性存储器130包括NAND快闪存储器。控制器110分析从主机系统来的命令，并根据所存储的地址信息和所分析的命令控制RAM 120和/或非易失性存储器130。这将全面地说明。例如，主机系统是一台个人计算机，并包括插入图1中的存储系统100的卡槽。RAM 120用于存储被主机系统引用至少一次的数据。引用的数据的地址信息如上所述存储在控制器110的存储器1100中。
根据本发明公开的存储系统100，无论何时请求存储器，都无需访问非易失性存储器130。换而言之，只有当必要时才访问非易失性存储器130的数据。例如，当主机系统请求的数据存储在RAM 120中时，存储在RAM 120中的数据被传输到主机系统而无需访问非易失性存储器。如果主机系统请求的数据没有存储在RAM 120中，那么从非易失性存储器130输出的数据被传输到主机系统并同时存储在RAM 120中。所描述的全部操作可以根据存储在存储器1100中的地址信息来执行。因此，非易失性存储器130可以用附加的方式和设备驱动器访问。
图2是根据本发明的公开内容的示范实施例的图1中可用的控制器的示意方框图。在图2中，RAM 120为DRAM，而非易失性存储器130为NAND快闪存储器。参考图2，本发明公开的控制器110包括存储器1100、主机接口单元1200、主控制单元1300、存储器控制单元1400、快闪存储器管理和控制单元1500、临时存储器1600，和数据锁存器1700。
存储器1100存储RAM 120中存储的数据的地址信息(例如，标志地址信息)。此外，存储器1100存储NAND快闪存储器的页面地址信息(例如，缺陷页面信息)。存储器1100包括用于存储标志地址信息和页面地址信息的存储区域1101、和命中/错失检测器1102。存储区域1101存储了有效比特信息。有效比特信息表示新数据是否存储在RAM 120中由从主机系统通过主机接口单元1200传输来的存储器地址XADD指定的预定区域中。命中/错失检测器1102检测存储器地址的标志地址与存储区域1101中存储的标志地址是否一致，并将检测结果输出到主控制单元1300。标志地址信息和有效比特信息可以根据主控制单元1300的控制而存储在存储区域1101中。
主控制单元1300确定从主机系统通过主机接口单元1200传输来的存储器请求表示读、写、还是回写操作。主控制单元1300根据确定结果和从存储器1100来的命中/错失检测结果控制存储器1100、存储器控制单元1400和快闪存储器管理和控制单元1500。主控制单元1300将从主机系统通过主机接口单元1200传输来的存储器地址XADD转换成适合RAM 120的RAM地址RADD。将转换后的RAM地址提供给存储器控制单元1400。
控制单元1400在从主控制单元1300输入RAM地址RADD和读命令时控制RAM 120的读/写操作。例如，当输入读命令时，存储器控制单元1400输出控制信号和地址给RAM 120。以公知方式对RAM 120施加读操作，而通过读操作读取的数据临时存储在数据锁存器1700中。数据锁存器1700中存储的数据可以根据主控制单元1300的控制而通过主机接口单元1200输出到主机系统。当输入写命令时，存储器控制单元1400输出控制信号和地址给RAM。要写入RAM 120中的数据从数据锁存器1700发送到RAM 120。如本领域的技术人员所公知，要存储在RAM 120中的数据可以在主机系统中传输到锁存器1700。可选择地，当输入写命令时，存储器控制单元1400输出控制信号和地址给RAM 1200，而要写入RAM 120的数据可以根据存储器控制单元1400的控制而从临时存储器1600提供给RAM 120。在这种情况申，临时存储器1600中的数据从NAND快闪存储器130写入。
快闪存储器管理和控制单元1500在从主控制单元输入闪存访问信息时根据访问信息控制对NAND快闪存储器130的访问操作。例如，当从主控制单元1300输入闪存读信息时，快闪存储器管理和控制单元1500根据预定的定时将从主机系统来的存储器地址转换成NAND地址，并输出读命令和转换后的NAND地址给NAND快闪存储器130。预定的时间过后(或从选定页面读出数据所需的时间过后)，从NAND快闪存储器130输出的数据根据快闪存储器管理和控制单元1500的控制而存储在临时存储器1600中。存储在临时存储器1600中的数据可以根据存储器控制单元的控制而存储在RAM1200中。快闪存储器管理和控制单元单元1500确定从NAND快闪存储器130输出的数据是否有错。如果该读取的数据有错，那么快闪存储器管理和控制单元1500在存储器1100中存储有错的数据的页面信息(称之为“缺陷页面信息”)。快闪存储器管理和控制单元1500根据该缺陷页面信息重新映射页面地址。结果，该缺陷页面可以被其他页面所替代(例如，缺陷页面的下一页)。然后，对于对缺陷页面的访问请求，可以指定替代页面来取代缺陷页面。
参考图3，如果存储器请求从主机系统输入(步骤S100)，主控制单元1300确定该存储器请求是写操作还是读操作(步骤S110)。如果请求读操作，则处理进入步骤S120。在步骤S120中，确定从主机系统传输来的存储器地址的一部分是否与存储器1100的存储区域中的标志地址一致。如果一致，则处理进入步骤S140。在步骤S140中，存储在RAM 120中的数据被发送到主机系统。更具体地，主控制单元1300将存储器地址转换成RAM地址，并输出读命令和RAM地址给存储器控制单元1400。存储器控制单元1400发送所输入的读命令和RAM地址给RAM 120。因此，RAM 120根据所输入的读命令和地址执行读操作。从RAM 120读出的数据可以通过数据锁存器1700和接口单元1200传输到主机系统。
当在步骤S120中给主控制单元1300输入错失(与命中相反)信息时，则处理进入步骤S130。在步骤S130中，根据快闪存储器管理和控制单元1500的控制而从NAND快闪存储器读取数据，并且所读取的数据可以存储在RAM 120中。更具体地，快闪存储器管理和控制单元1500将存储器地址转换成NAND地址，并根据预设的定时将转换后的地址和读命令输出给NAND快闪存储器130。在此情况中，快闪存储器管理和控制单元1500参考页面地址表(或存储在存储器1100中的页面信息)将存储器地址转换成NAND地址。预定的时间过后，通过快闪存储器管理和控制单元1500的控制，从NAND快闪存储器130输出的数据存储在临时存储器1600中。存储在临时存储器160中的数据可以通过存储器控制单元1400的控制而存储在RAM 120中。同时，从NAND快闪存储器130读出的数据通过数据锁存器1700和主机接口单元1200输出到主机系统。接着，处理进入步骤S140。
再回到步骤S110的处理，如果确定存储器请求是写操作，那么处理进入步骤S160。在步骤S160中确定从主机系统传输来的存储器地址的一部分是否与存储器1100的存储区域中的标志地址一致。如果一致，则处理进入步骤S180。在步骤S180中，从主机系统传输来的数据可以存储在RAM 120中。更具体地，主控制单元1300将存储器地址转换成RAM地址，并将写命令和RAM地址输出给存储器控制单元1400。存储器控制单元1400将所输入的写命令和RAM地址传输给RAM 120。同时，从主机系统传输来的数据通过主机接口单元1200和数据锁存器1700发送给RAM 120。根据所输入的写命令和地址，数据可以存储在RAM 120中。接着，处理进入步骤S150。
如果在步骤S160中向主控制单元1300输入了错失信息，那么处理进入步骤S170。在步骤S170中，根据快闪存储器管理和控制单元1500的控制，从NAND快闪存储器读取数据，并且将所读取的数据存储在RAM 120中。更具体地，快闪存储器管理和控制单元1500将存储器地址转换成NAND地址，并根据预设的定时将转换后的地址和读命令输出给NAND快闪存储器130。预定的时间过后，从NAND快闪存储器130输出的数据根据快闪存储器管理和控制单元1500的控制而存储在临时存储器中。存储在临时存储器1600中的数据可以根据快闪存储器管理和控制单元1500的控制而存储在RAM 120中。接着，在步骤S180中，通过存储器控制单元1400的控制，将从主机系统传输来的数据通过主机接口单元1200和数据锁存器1700发送到RAM 120，并可以存储在RAM 120中。
在以上操作完成后，在步骤S150中执行更新存储器1100的操作。标志地址信息和用于表示新数据存储在RAM 120的预定区域中的有效比特信息。对应于标志地址的信息存储在存储器1100的存储区域1101中。可选择地，页面地址表的页面地址信息可以存储在存储器1100中。
根据以上描述，除了存在由RAM 120请求数据的时候之外，无论何时从主机系统输入存储器请求时都不访问NAND快闪存储器130。这就意味着不需要附加的模式(例如，请求页面调度模式)来读取存储在NAND快闪存储器130中的数据。即，主机系统可以解除软件负担。此外，由于不需要在整个RAM中存储NAND快闪存储器130的数据，因此允许存储器高效管理。
当数据新写入到RAM 120中时，NAND快闪存储器130应当用存储在RAM 120中的新数据更新。
图4是用于说明根据本发明公开内容的存储系统的更新操作的流程图。现将参考附图更详细描述说明存储系统的更新操作。只要主机系统请求就执行更新操作。此外，当系统总线未被使用时，可以通过主控制单元1300的控制来执行更新操作。为了示范说明的目的，以主机系统的示例请求为例说明更新操作。如上所述，在存储器1100中存储有有效比特信息。该有效比特信息表示该新数据是否存储在RAM 120的预定区域(例如，存储有NAND快闪存储器页面数据的区域)。更新操作基于存储在存储器1100中的有效比特信息而执行。
当首先输入更新请求(步骤S200)时，主控制单元1300向快闪存储器管理和控制单元1500发出更新命令。该快闪存储器管理和控制单元1500顺序地引用存储在存储器1100中的页面信息和有效比特信息，确定要选择的NAND快闪存储器130的页面是否要更新的页面(步骤S210)。如果要选择的页面是要更新的页面，那么包括要选择的页面的NAND快闪存储器130的存储块就被擦除(步骤S220)。在擦除存储块后，检查被擦除的存储块以确定其是否是缺陷页面(步骤S230)。如果它是缺陷页面，那么快闪存储器管理和控制单元1500重新映射页面地址，接着修改页面地址表，如图5所示(步骤S240)。随后处理进入步骤S250。如果在步骤S230中没有缺陷页面，那么处理进入步骤S250。在步骤S250中快闪存储器管理和控制单元1500用存储器的有效比特信息产生NAND地址。快闪存储器管理和控制单元1500将该NAND地址、程序命令和一系列数据输出给NAND快闪存储器130。发送给NAND快闪存储器130的数据可以以公知的编程方式存储(步骤S260)。发送给NAND快闪存储器130的数据为页面数据，并以上述描述相同的方式从RAM 120传输。快闪存储器管理和控制单元1500将页面地址表中存储的页面地址信息存储在存储器1100中(步骤S270)。随后，重复以上的更新操作，直到所有有效比特信息都被引用了。
如以上所述，除了存在由RAM请求的数据的时候之外，无论何时从主机系统输入存储器请求都不访问NAND快闪存储器。因此，不需要用于读取存储在NAND快闪存储器中的数据的命令页面模式。即，主机系统可以解除软件负担。此外，由于不需要在整个RAM中存储NAND快闪存储器的数据，因此允许存储器高效管理。
虽然结合附图所示本发明的实施例描述了本发明，但其并不限于此。显然，对本领域的技术人员来说，在不脱离本发明的范围和精神的情况下，可以作出各种置换、修改和变化。

Claims (32)

1、一种存储系统，包括：
NAND快闪存储器；
RAM，与该NAND快闪存储器进行信号通信，用于存储NAND快闪存储器的数据；以及
控制器，与该NAND快闪存储器进行信号通信，用于响应存储器请求控制对RAM和NAND快闪存储器的访问，
其中，该控制器包括用于存储RAM中存储的数据的地址信息的存储器，并且该控制器参考该存储器的地址信息控制在存储器请求中要选择性地访问的NAND快闪存储器。
2、根据权利要求1的存储系统，其中该控制器确定在存储器请求中输入的地址信息与存储器的地址信息是否一致，并根据确定结果选择性地访问的NAND快闪存储器。
3、根据权利要求2的存储系统，其中当在存储器请求中输入的地址信息与存储器的地址信息一致时，控制器将RAM的数据输出到外部，而不对NAND快闪存储器进行任何访问。
4、根据权利要求2的存储系统，其中当在存储器请求中输入的地址信息与存储器的地址信息不一致时，控制器控制NAND快闪存储器将NAND快闪存储器的数据输出到RAM和外部。
5、根据权利要求1的存储系统，其中控制器以页面为单位而不是以块为单位，来管理NAND快闪存储器，并将NAND快闪存储器的页面地址信息存储在所述存储器中。
6、根据权利要求1的存储系统，其中只要在RAM中存储有外部输入的数据时，控制器就在所述存储器中存储所存储的数据的地址信息。
7、根据权利要求2的存储系统，该控制器还包括：
主控制单元，用于根据在存储器请求中输入的地址信息与存储器的地址信息是否一致，发出读/写访问命令；
存储器控制单元，与主控制单元进行信号通信，用于当在存储器请求中输入的地址信息与存储器地址信息一致时，响应来自主控制单元的读/写访问命令，控制对RAM的访问操作；以及
快闪存储器管理和控制单元，与主控制单元进行信号通信，用于当在存储器请求中输入的地址信息与存储器地址信息不一致时，响应来自主控制单元的读/写访问命令，控制对NAND快闪存储器的访问操作。
8、根据权利要求7的存储系统，其中当在存储器请求中输入的地址信息与存储器地址信息一致时，主控制单元将该地址转换为适合RAM的RAM地址，并将转换后的RAM地址输出到RAM。
9、根据权利要求7的存储系统，其中当在存储器请求中输入的地址信息与存储器地址信息不一致时，快闪存储器管理和控制单元将该地址转换成适合NAND快闪存储器的NAND地址。
10、根据权利要求7的存储系统，其中快闪存储器管理和控制单元将有关NAND快闪存储器的被访问页面的信息存储在所述存储器中。
11、根据权利要求10的存储系统，其中当该NAND快闪存储器的被访问页面是缺陷页面时，该快闪存储器管理和控制单元将缺陷页面信息存储在存储器中。
12、根据权利要求11的存储系统，其中该快闪存储器管理和控制单元包括页面地址表，其设置为当访问NAND快闪存储器时选择另一页面替换缺陷页面。
13、根据权利要求7的存储系统，其中当新数据被写入RAM时，主控制单元在所述存储器中存储用于表示新数据是否存储在RAM中的有效地址信息。
14、根据权利要求13的存储系统，其中当请求更新操作时，该快闪存储器管理和控制单元参考该存储器的有效地址信息产生NAND地址。
15、根据权利要求1的存储系统，其中控制器还包括用于临时存储从NAND快闪存储器中读出的数据的临时存储器。
16、根据权利要求15的存储系统，其中当RAM的数据存储在NAND快闪存储器中时，该临时存储器通过存储器控制单元的控制而存储来自RAM的数据，所存储的数据通过快闪存储器管理和控制单元的控制而输出到NAND快闪存储器。
17、根据权利要求15的存储系统，其中当NAND快闪存储器的数据存储在RAM中时，该临时存储器通过快闪存储器管理和控制单元的控制而存储来自NAND快闪存储器的数据，所存储的数据通过存储器控制单元的控制而输出到RAM和外部。
18、一种存储系统，包括：
NAND快闪存储器；
RAM，用于存储NAND快闪存储器的数据；以及
控制器，与NAND快闪存储器和RAM进行信号通信，用于控制对RAM和NAND快闪存储器的访问；
其中该控制器包括：
存储器，用于存储来自RAM中存储的数据的存储器地址信息的标志地址；
主控制单元，与存储器进行信号通信，用于根据来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址是否一致，而发出第一和第二访问命令中的任何一个；
存储器控制单元，与主控制单元进行信号通信，用于响应第一访问命令控制对RAM的访问；以及
快闪存储器管理和控制单元，与主控制单元进行信号通信，用于响应第二访问命令，控制对NAND快闪存储器的访问。
19、根据权利要求18的存储系统，其中当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址一致时，该控制器控制该存储器控制单元输出RAM的数据到外部，而不访问NAND快闪存储器。
20、根据权利要求18的存储系统，其中当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址不一致时，该控制器控制该快闪存储器管理和控制单元以及存储器控制单元输出NAND快闪存储器的数据到RAM和外部。
21、根据权利要求18的存储系统，其中快闪存储器管理和控制单元以页为单位而不是以块为单位，管理该NAND快闪存储器，并在该存储器中存储该NAND快闪存储器的页面地址信息。
22、根据权利要求18的存储系统，其中只要外部输入的数据存储在RAM中，主控制单元就在存储器中存储所存储的数据的标志地址。
23、根据权利要求18的存储系统，其中当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址一致时，主控制单元将该存储器地址转换为适合RAM的RAM地址信息，并将转换后的RAM地址输出到RAM。
24、根据权利要求23的存储系统，其中当来自在存储器请求中输入的存储器地址的标志地址与存储器的标志地址不一致时，快闪存储器管理和控制单元将该存储器地址转换成适合NAND快闪存储器的NAND地址。
25、根据权利要求18的存储系统，其中快闪存储器管理和控制单元将有关NAND快闪存储器的被访问页面的信息存储在存储器中。
26、根据权利要求25的存储系统，其中当该NAND快闪存储器的被访问页面是缺陷页面时，快闪存储器管理和控制单元在存储器中存储缺陷页面信息。
27、根据权利要求25的存储系统，其中快闪存储器管理和控制单元包括页面地址表，其设置为当NAND快闪存储器被访问时，选择另一页面替换缺陷页面。
28、根据权利要求18的存储系统，其中当新数据写入RAM时，主控制单元存储在用于表示新数据是否存储在RAM中的有效地址信息。
29、根据权利要求28的存储系统，其中当请求更新操作时，该快闪存储器管理和控制单元参考该存储器的有效地址信息产生NAND地址。
30、根据权利要求18的存储系统，其中控制器还包括临时存储器，与存储器控制单元进行信号通信，用于临时存储从NAND快闪存储器读取的数据。
31、根据权利要求30的存储系统，其中当来自RAM的数据存储在NAND快闪存储器中时，该临时存储器通过存储器控制单元的控制而存储来自RAM的数据，所存储的数据根据快闪存储器管理和控制单元而输出到NAND快闪存储器。
32、根据权利要求30的存储系统，其中当来自NAND快闪存储器的数据存储在RAM中时，该临时存储器通过快闪存储器管理和控制单元的控制而存储来自NAND快闪存储器的数据，所存储的数据通过存储器控制单元的控制而输出到RAM和外部。
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