CN1679165A - 评估核基片上系统的方法 - Google Patents
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Abstract
一种评估核基SoC的方法，以高精度和可观测性来检测并定位核中或在核之间的互连中的故障。该方法包括步骤：设立两个或多个金属层，以便在每个核的焊盘框架的顶部金属层的表面上生成具有所有I/O焊盘和电源焊盘的核I/O焊盘；通过芯片I/O焊盘向该SoC施加测试矢量，并评估该SoC的响应输出来测试作为整体的SoC；通过核的顶部金属层上的核I/O焊盘向该核施加核特定测试矢量，并评估该核的响应输出来测试该SoC中每个核；以及当测试作为整体的SoC芯片或者当测试每个核而检测到故障时，找出所述故障的位置。
Description
技术领域
本发明涉及一种测试半导体器件的方法，更具体地，本发明涉及一种评估具有高精度和可观测性的硅形式下(硅纠错)的基于嵌入式核的片上系统(SoC)IC的设计完整性和故障诊断的方法。
背景技术
最近几年来，ASIC(专用集成电路)技术已经从芯片组的理念发展为基于嵌入式核的片上系统(SoC)。SoC是将多个孤立的VLSI设计(核)集合在一起以提供全功能应用而设计的IC。就是说，采用公知的作为各种应用的“核”(也公知为知识产权或IP)的预先设计的复杂功能模型来搭建SoC。这些核通常以高级描述语言(HDL)诸如Verilog/VHDL、或以晶体管级版图诸如GDS II的形式来应用。一块SoC可以包含不同功能的核，诸如微处理器、大存储器阵列、音频和视频控制器、调制解调器、互连网调谐器、2D和3D图形控制器、DSP功能等的组合。
在EDA(电子设计自动化)环境之下进行设计阶段之后，以硅芯片形式来进行SoC设计。本发明提出了一种用于评估对每个核以及作为整体的SoC芯片的硅形式(“硅纠错”)下的SoC设计的方法。虽然这种系统芯片具有广泛用途，但是这些芯片的复杂性太复杂，以至于不能通过常规装置来测试。(“Testing embedded cores”A D&TRoundtable，IEEE Design and Test，pp.81-89，April-June 1997，“Challenge of the 90’s Testing CoreWare based ASICs”Panel on“DFT for embedded cores”，R.Ra.jsuman，International TestConference，pp.940，1996)。
除了产品测试中的难度之外，当制造原型硅(prototypesilicon)时，这些SoC还在确定它们的功能校正上表现出相当大的难度。难度的主要原因是单个核的有限可观测性和可控制性。通常，只能访问芯片I/O(SoC芯片的输入和输出)，以便施加测试矢量或观测对所述测试矢量的响应，而不能访问影响每个嵌入核的I/O。因此，在复杂的SoC中，在芯片I/O处不会显现许多内部故障。
图1示意性说明SoC常规结构的一个实例。在本实例中，SoC 10具有嵌入的存储器12、微处理器核14、三个专用核16、18和20、PLL(锁相环)22和TAP(测试访问端)24。仅仅通过芯片级I/O就能够进行SoC的整体测试。在本实例中，由在SoC 10的外围处的I/O焊盘框架26上形成的芯片I/O焊盘28建立了这种芯片级I/O。每个功能核12、14、16、18和20包括焊盘框架29，该焊盘框架29典型包含位于核外围处的多层I/O焊盘。通常，在IC设计中，顶层金属层用于电源(电源焊盘32)，同时中间金属层用于I/O或用于与其它核、微处理器核和嵌入式存储器连接的信号焊盘。
当存在失效的情况下，重要的是知道失效的原因，例如是否是由于微处理器核14或专用核16、18或20，或其它原因，例如核之间的接口。必须纠错失效的原因是在SoC设计被送去到大规模生产之前必须校正此失效。
用于故障诊断的常规技术中的一种是基于故障词典(R.Rajsuman，M.Saad andB.Gupta，“On the fault location incombinational logic circuits”，IEEE AsilomarConference，pp.1245-1250，1991，A.k.Sonami，V.k.Agarwal andD.Avis，“A generalized theory for system level diagnosis”，IEEETrans.Computer，pp.538-546，May 1987)。自动测试图形产生(ATPG)工具为每个固定型故障生成多个矢量，并分解这些矢量以便刚好覆盖每个故障一次。这种工具的实例是诸如Synopsys Tetramax的商业工具，或在诸如Socretes的学术环境下开发的工具。
在ATPG工具中的测试矢量减少提供了一种紧凑测试组，但是，在对于故障诊断至关重要的测试矢量压缩期间，会丢失大量信息。为了克服这种信息的丢失，采用了“故障词典”，其基本上是列举出了所有矢量、它们相应的故障，以及有时列出了在故障激活期间或在故障有效传播期间，它们相应的故障传播区的一个数据库。通常，从该故障词典中，能够确认具有故障的区域(有效(active)区)。
此方法的一个非常严重限制是它需要直接访问核的内部I/O，从而可以从故障词典施加附加测试矢量，以识别故障区。已经进行了一些努力，以便使用电子束测试仪(N.Kuji，T.Tamara andM.Nagatani，“FINDER：A CAD system based electron beam tester for faultdiagnosis of VLSI circuits”IEEE Trans.CAD，pp.313-319，April1986)、或全扫描电路(K.De andA.Gunda，“Failure analysis forfull-scan circuits”IEEE Int.TestConference，pp.636-645，1995)。
近来，IEEE P1500工作组正在开发一种方法，以便使核I/O变得可访问。此方法基于使用外部逻辑电路，其包括在核I/O处的基于移位寄存器的封套(wrapper)和从芯片I/O到核I/O的数据传输总线(IEEE P1500网址，http://grouper.ieee.org/groups/1500/，“Preliminary outline of the IEEE P1500 scalable architecturefor testing embedded cores”，IEEE VLSI Test Symposium，1999)。在图2A-2C中示出了这种结构，其中图2A示出了在核的外边界处的整个封套，而图2B和2C分别示出了在图2A的封套中输入单元42和输出单元44的结构。
虚拟插座接口联盟(VSIA)和其他研究者也已经提出了基于核封套和数据传输逻辑电路的类似方法(Manufactruing related testdevelopment specification 1”，version 1.0，VSI Alliance 1998；and“Test access architecture”VSI Alliance，2000，R.Rajsuman，“System-on-a-chip：Design and Test”，Artech House PublishersInc.，ISBN 1-58053-107-5，2000，D.Bhattacharya，“Hierarchicaltest access architecture for embedded cores in an integratedcircuit”，IEEE VLSI Test Symposium，pp.8-14，1998)。
在这些方法中的主要缺点是它们需要额外的逻辑电路以致增加芯片尺寸并由此增加成本；以及因为在核I/O处的封套而导致的性能损失。这种性能损失的实例包括因为附加电路元件和路径而在SoC中导致信号传播延迟。同样，在所有情况下，将测试矢量移入封套寄存器，并使用多个时钟周期来移出响应。直到完全移出前一个矢量的响应，才能施加新的测试矢量。因此，因为不能进行及时的测试，所以这些方法不能对与时序相关的失效的诊断带来帮助。此外，在所有这些方法中，测试时间变得很长，这就意味着过多的成本。
另一种常规方法是在美国专利Nos.4,749,947和4,937,826中介绍的“bed of nails”型方法。在此方法中，生成一个布线栅格，其上放置待测试的功能电路。可以通过垂直晶体管来访问该功能电路中的每个节点，该垂直晶体管可以提供从节点到栅格布线的互连。原则上，此方法提供100％可观测性。然而，此方法非常昂贵，因为它需要多个附加步骤(布图掩膜)并在SoC的现有的制造工艺中进行修正。同样地，因为出现了布线栅格，它显著地增加了电路寄生电容并导致性能损失。
如上所述，常规技术对于完全纠错单个核和SoC中的互连，或者在没有诸如增加尺寸和成本或者牵涉性能损失的缺点的情况下在SoC中识别故障位置来说，是不另人满意的。
发明内容
因此，本发明的一个目的是提供一种纠错片上系统(SoC)中的单个核的方法，该方法简单易行，并且没有现有方法的缺点。
本发明的另一个目的是提供一种在不需要核中的任何额外的逻辑电路，由此不会牵涉性能损失的情况下纠错片上系统(SoC)中的单个核的方法。
本发明的再一个目的是提供一种纠错片上系统(SoC)中的单个核，并用相对简单的程序来识别核之间的故障互连或在该核内的故障位置的方法。
在本发明中，在原型化制造期间，在顶层金属中使每个核的I/O焊盘框架加倍。因此，单个核的I/O接口就可以用于测试信号施加和响应信号观测。本发明能够将核测试图形直接施加到一个特定的核，而不是作为整体的SoC芯片、然后找到核之间的互连或核中的布线的故障的位置。
该方法包括步骤：设立两个或多个金属层，以便利用每个核的焊盘框架的上金属层，在表面上生成具有所有I/O焊盘和电源焊盘的核I/O焊盘；通过芯片I/O焊盘对该SoC施加测试矢量，并评估该SoC的响应输出来测试作为整体的SoC；通过该核的顶层金属层上的核I/O焊盘对该核施加该核的特定测试矢量，并评估该核的响应输出来测试SoC中的每个核；以及当测试作为整体的SoC时或者当在每个核的测试时而检测出故障时，找到故障的位置。
在找出故障位置的过程中，本发明的方法辨别是否在作为整体的SoC芯片的测试中，并在单个核的测试中都发现有故障，还是仅在作为整体的SoC芯片的测试中发现故障。然后，当在作为整体的SoC芯片的测试中发现故障但在每个核的测试中未发现故障时、该方法进一步找出两个核或更多核之间导致该故障的互连。通过将测试信号施加到一个核的核I/O焊盘并对每个互连评估由另一个核的核I/O焊盘处的测试信号产生的信号，直至为互连检测出故障，来进行此步骤。
在确定故障位置的过程中，当在作为整体的SoC芯片的测试中并在每个核的测试中都发现故障时、本发明在导致该故障的核中找到故障布线的可能位置。通过核I/O焊盘将测试矢量施加到该核，以便在响应于该测试矢量的该核的输出中检测出任何故障；根据施加该测试矢量，生成与故障相关的布线的故障布线列表和没有故障的布线的良好布线列表；将该良好布线列表和该故障布线列表中的项目进行比较，从该良好布线列表中去除不匹配的项目，并将保留的项目按照出现的数量来排序，从而进行此步骤。故障布线的最大数量表示其导致由单个核的测试来检测出的故障的最大几率。
根据本发明，使用试探算法就能够确定出故障核、故障互连和核中的布线(路径或线)位置。利用常规工具诸如IC测试仪或具有常规接触探针的逻辑分析仪来实施本发明的方法。本发明不需要任何额外的逻辑电路诸如封套或任何特定的设备诸如电子束测试仪。当故障位于核之间的互连时，本发明就能够明确地识别出那条布线。在其它情况下，本方法提供单个核中的线固定型故障的可能位置。
附图简述
图1是示出了在含有存储器、微处理器和专用核的嵌入式核基片上系统(SoC)中的结构的一个实例的示意性方框图；
图2A是用于访问SoC中的单个核的由IEEE P1500工作组提出的整个封套结构的一个实例，图2B是在图2A的封套结构中的输入单元中的结构的一个实例，而图2C是在图2A的封套结构中的输出单元中的结构的一个实例；
图3是示出了在为使用本发明的SoC中的每个核建立多层输入和输出(I/O)框架的结构的一个实例的示意性框图；
图4A示出了常规核I/O焊盘框架的结构，而图4B示出了在实施本发明的核I/O焊盘框架中的结构的一个实例；
图5是示出了在实施本发明的核的顶层金属层中具有I/O焊盘的SoC中的结构的一个实例的方框图；
图6是示出了测试本发明中的嵌入式核基片上系统(SoC)的基本程序的流程图；
图7是示出了本发明中的IC测试仪、具有在I/O焊盘框架中特别结构的嵌入式核的SoC和接触管脚之中的结构关系的示意图；
图8是示出了在本发明的嵌入式核基SoC的验证方法中的故障定位试探程序的流程图。
发明详述
现在，将参照附图来更加详细地介绍本发明。图3-8示出了用于评估嵌入式核基片上系统(SoC)IC的设计完整性和故障诊断的本发明的方法。图3-5示出了根据本发明的用于测试硅形式(硅纠错)下的SoC和其中嵌入核的SoC的具体结构。图6-8示出了本发明中的用于评估SoC和其中嵌入核的测试程序和测试系统结构。本发明的方法只应用于设计出以便具有图3-5中所示的特殊结构的SoC。
现在，参照图3-5，图3-5示出了实施本发明的方法的SoC的基本结构。此结构为每个核建立可以由传统接触探针直接访问的I/O接口(I/O焊盘)。单个核的I/O接口可以用于测试信号施加和响应信号观测。因此，能够向一个特定的核直接施加核测试图形(更胜于芯片测试图形)。就是说，测试系统不仅可以访问作为整体的SoC芯片，而且可以直接通过核的I/O接口访问SoC中的每个核。
更具体地，如图3和4中所示，在原型化制造期间，在顶层金属中使每个核的I/O焊盘框架加倍。如上面参照现有技术注意到的，I/O焊盘框架的顶层金属层通常只用于布电源线，并且下层金属层用于为信号布线，包括I/O。因此，不可能通过单个核的I/O焊盘框架访问单个核。
图4A和4B示出了采用5层金属层来形成I/O框架的情况。图4A针对的是I/O框架中的常规结构，而图4B针对的是本发明采用的I/O框架结构。在图4A的常规技术中，只有电源焊盘32通过通孔39连接到顶层金属层。在下金属层中埋置用于信号和控制的焊盘33-36。在实施本发明的图4B的结构中，任何层中的所有焊盘32-36都通过通孔39连接到顶层金属层。因此，如图4B所示，下层中的所有焊盘32-36都被复制到顶层(第5层)金属。通过在其它层中的通孔39建立了到这种经过复制的金属焊盘框架的核的实际I/O的连接。
由于每个核的I/O焊盘在不使用任何逻辑电路或复杂的读出结构的情况下被引到SoC的顶层金属，所以所述顶金属层就变成到该核的实际I/O焊盘的连接点。因此，图1中所示的SoC 10的顶层金属层就只具有电源焊盘，然而图5中所示的SoC的顶层金属层具有所有I/O焊盘和电源焊盘。尽管在图5中未示出，在该I/O焊盘框架中相似地配置PLL核22和TAP核24，使它们在顶层金属中具有所述核的所有I/O焊盘和电源焊盘。
访问核的I/O焊盘的方法也可以用于访问核的一些关键内部节点。如图5中所示，在顶层金属中设立微处理器核的两个内部节点42、43和专用核18的一个内部节点44。现在，为了提供测试信号或接收响应输出，可以探测这些节点42、43和44。
图3-5中所示的结构允许对SoC中的每一个独立核完全进行访问。例如，在原型化SoC的测试期间，如果遇到故障，那么可以通过顶层金属I/O焊盘框架单独或与其它核一起(采用探针卡)来探测每一个核。由于可以探测该核的所有I/O，所以可以施加该核特定的测试矢量，以便确定一个特定的核是否是故障的。
参照图6，为了评估SoC和SoC中的单个核，解释本发明的基本流程。如上所述，本方法只适用于被设计成具有前面参照图3-5中所述特定结构的SoC。这种特定的结构将嵌入的核的I/O带至(bring up)所述I/O框架的顶层金属，以便使其可以被观测到，并且通过传统的接触机构可以访问它们。图7示出了本发明的SoC和测试系统的结构的一个实例。
本发明的方法可以利用接触探针通过常规工具，诸如IC测试仪或逻辑分析仪(统称为“IC测试仪”)来实施。基本上，首先，通过施加用于该SoC的测试矢量，并评估该SoC的响应、通过所述芯片I/O焊盘28来测试作为整体的SoC芯片。然后，通过施加核特定测试矢量，并评估每个核的响应来测试每个核。如果检测到故障，那么就确定出故障互连的精确位置。如果故障在该核之中，就确定出所述故障的可能位置。
在图6的测试程序中，在第一步骤101中，设计一个SoC芯片10，该芯片在每个嵌入式核的焊盘框架中具有参照图3-5所述的特定结构。在步骤102中，通过图5中所示的芯片I/O框架26上的芯片I/O焊盘28，将测试矢量施加到SoC 10，以便检测出作为整体的SoC芯片10的任何故障。典型地，通过半导体测试系统，诸如图7中的IC测试仪78来生成所述测试矢量。测试头80连接到IC测试仪78，以便通过探针卡82将所述测试矢量施加到SoC芯片10。
所述探针卡82具有大量的接触探针86，所述接触探针86接触I/O焊盘28，以便将所述测试矢量传送到该SoC，并接收来自该SoC的输出。在步骤103中，通过IC测试仪78来评估响应于所述测试矢量而产生的SoC 10的输出信号，以便检测是否存在任何故障。当没有检测到故障时，在步骤104停止所述测试程序，并且不再需要进行进一步的操作。
如果检测到故障，因为不能确定该故障是位于核中或是位于互连中，所以必须进行进一步测试。因此，在步骤105中，通过图5中所示的核电源焊盘32和I/O焊盘33-36，通过所述IC测试仪78访问每一个嵌入式的核。如上所述，在本发明中，由于每一个嵌入式核的I/O焊盘框架29在顶层具有电源焊盘32和I/O焊盘33-36，因此所述IC测试仪78能够通过将接触探针86与所述电源和I/O焊盘32-36接触，来直接与每一个嵌入式核进行通信。因此，在图7中，探针卡82通过接触探针86接触核12、14、16、18或20，即，一次一个来访问每个核，并向它们施加用于特定核的核特定测试矢量。因此，在步骤106中，嵌入式核从所述IC测试仪78接收专用于该核的测试矢量，并产生所得到的输出信号。
在步骤107中，所述IC测试仪检查该核的响应，以便在其中找到故障。如果关于一个特定的核找到故障，就将处理移到下一个步骤109，以便进一步检查该核。在本发明中，步骤109中的处理被称为故障定位试探处理，并相对于图8的流程图来详细地进行描述。作为应用所述故障定位处理的结果，当在步骤110中定位了该故障时，处理结束。因此，用最高几率确定了故障的特定位置和导致它的原因，并且将校正导致该故障的原因。
在步骤107中未发现有故障的情况下，于是，在步骤108中，假定该故障位于核之间的互连中。因此，在步骤111中，访问两个核的I/O焊盘33-36，并激活这两个核之间的每条互连。例如，在步骤112中，所述IC测试仪78将具有“1”和“0”的测试信号施加到一个核的I/O焊盘33-36，并观测另一个核的I/O焊盘33-36处的信号值。在步骤113中，所述IC测试仪78检查在所述I/O焊盘处的值中是否发现有故障。
此流程确定了故障所处的精确互连。如果在特定的互连中未发现有故障，那么就通过访问这两个核的其它I/O焊盘、对另一条互连重复此流程，并激活每条互连。继续此流程，直到关于所述互连检测出在步骤113中发现的故障为止。在步骤114中，如果在特定的互连中发现该故障，就确定该故障，即互连的精确位置，并结束所述处理。
图8示出了用于找到在该嵌入式核中的故障的特定(可能性)位置的图6中的故障定位试探步骤109的详细过程。如图8中的虚线所示，所述故障定位试探处理由三个主要阶段组成：(1)预处理130；(2)核特定测试矢量分类140；和(3)确定故障的可能性位置150。
在预处理阶段130中，在步骤201中，根据参照图6的上述流程(步骤107)来确定故障核。在步骤202中，在测试矢量列表中列出了用于在步骤201中确定的故障核的所有核特定测试矢量。此外，在步骤203中，在路径列表中列出了对应于所述测试矢量的所有有效(active)线(用于信号和电源的线或路径)。例如，可以通过IC测试仪78的主机(未示出)，诸如一台工程工作站来完成上述流程。
在用于分类所述核特定测试矢量的阶段140中，在步骤204中，通过所述IC测试仪78和接触探针86，将所有的所述核特定测试矢量施加到该故障核，并观测该核的响应。通过探测该I/O框架的顶层金属处的核I/O焊盘，将所述测试矢量施加到该核。在步骤205中，所述IC测试仪78检查所述响应输出是否含有故障。如果该响应是故障的，那么在步骤206中，就在故障路径列表(表A)中列出对应于该故障的测试矢量。如果该响应不是故障的，就在步骤207中，在良好路径列表(表B)中列出相应的测试矢量。因此，生成了两个列表，并根据测试矢量是否产生故障输出或不产生故障输出而在其中分类并列出所述测试矢量。这两个表还包括关于与测试矢量对应的布线(路径)的信息。在步骤208中，重复这种根据响应来分类测试矢量的流程，直到处理完在预处理阶段130中生成的路径列表中的所有项目为止。
当在步骤208中处理完所述路径列表中的所有项目时，用于确定该故障的可能位置的阶段150开始。然后，在步骤209中，根据列表A和在预处理130中生成的路径列表，生成了用于列表A中的每条故障路径的一个段列表(列表D)。在步骤210中，根据列表B和在预处理130中生成的路径列表，生成了所有良好路径的所有段的列表(列表C)。在步骤211中，将列表D中的项目与列表C中的项目进行比较。如果列表D中的项目与列表C中的项目不匹配，那么就在步骤212中从列表C中移除列表C中的这种项目。重复此流程，直到比较完列表C中的所有项目为止。有效地，步骤212从列表C中移除了所有的良好段，即，只有在列表C中保留的那些段是同样位于列表D中的那些段。
因此，在上述程序之后，如果一个项目或多个项目保留在列表C中，在步骤213中，就假定在列表C中的这种保留段(布线)存在故障。在步骤214中，合并列表C中的所有段，并在步骤215中，按照出现的数量来将所述段排序。因此，如果一条特定的布线具有七个保留项目，而其它布线具有三个项目，那么所述具有七个项目的布线就排在首位。所述具有最大项目数的段(布线)表示具有故障的最高几率。
如上所述，在本发明中，能够在试探程序中确定故障核、故障互连和核中的布线(路径或线)的位置。在确定核中的故障位置时，确定线固定型(line stuck-at)故障的可能位置。另一方面，能够估计互连中故障的确切位置。本发明不需要任何额外的逻辑电路诸如封套或任何特别的设备诸如电子束测试仪。由于它不需要任何额外的逻辑电路，因此就不会存在性能损失。可以通过核I/O焊盘及时地将核测试图形施加到该核，以便纠错任何与功能和时序相关的故障。
尽管在此仅仅具体地说明并描述了一个优选实施例，应当清楚，在不脱离本发明的精神和期望范围的情况下，根据上述教示并在附加权利要求的范围之内，可以对本发明进行各种修改和变化。
Claims (15)
1、一种评估片上系统IC(SoC)的方法，包括以下步骤：
设立两个或更多金属层，以便为SoC中的每个核建立焊盘框架和内部电路节点，同时将较低金属层上的I/O(输入和输出)焊盘连接到顶部金属层，由此在每个核的所述焊盘框架的顶部金属层的表面上生成具有所有I/O焊盘和电源焊盘的核I/O焊盘；
通过芯片I/O焊盘向该SoC施加测试矢量，并且评估通过所述芯片I/O焊盘接收的该SoC的响应输出来测试作为整体的所述SoC；
通过该核的顶部金属层上的所述核I/O焊盘向该核施加核特定测试矢量，并且评估通过该核I/O焊盘接收的该核的响应输出来测试所述SoC中的每一个核；以及
当测试所述作为整体的SoC或者当测试每一个核而检测到故障时，找出所述故障的位置。
2、根据权利要求1中所限定的评估片上系统(SoC)的方法，其中找出所述故障的位置的步骤包括区分在作为整体的SoC芯片的测试中以及在单个核的测试中都发现有所述故障，还是仅在作为整体的SoC芯片的测试中发现有所述故障的步骤。
3、根据权利要求2中所限定的评估片上系统(SoC)的方法，其中找出所述故障的位置的步骤包括当在作为整体的所述SoC芯片的测试中发现所述故障，但在每个核的测试中未发现有所述故障时，找出导致所述故障的两个核之间的互连的步骤。
4、根据权利要求3中所限定的评估片上系统(SoC)的方法，其中找出所述互连的步骤包括：对于每条互连，向一个核的核I/O焊盘施加测试信号，并且评估由所述测试信号在另一个核的核I/O焊盘处产生的信号，直至检测到故障的步骤。
5、根据权利要求2中所限定的评估片上系统(SoC)的方法，其中找出所述故障的位置的步骤包括当在作为整体的SoC芯片的测试中，以及在每个核的测试中都发现有所述故障时、找出导致所述故障的该核中的故障布线的可能位置的步骤。
6、根据权利要求5中所限定的评估片上系统(SoC)的方法，其中在该核之中找出所述故障布线的可能位置的步骤包括以下步骤：
通过该核I/O焊盘向该核施加所述测试矢量，以便在响应于所述测试矢量的该核的输出中检测出任何的故障；
根据施加所述测试矢量的结果，生成与故障相关的布线的故障布线列表和没有故障的良好布线列表；
将所述良好布线列表和所述故障布线列表中的项目进行比较，从所述良好布线列表中去除失配的项目，并将剩余的项目按照出现的数量来排序；
其中，故障布线的最大数量表示将会导致由单个核的测试所检测出的故障的最大几率。
7、根据权利要求5中所限定的评估片上系统(SoC)的方法，其中在该核中找出所述故障布线的可能位置的步骤包括以下步骤：
生成向其中检测到所述故障的核施加的所有测试矢量的测试矢量列表，并且生成由所述测试矢量激活的有效布线的路径列表；
通过该核I/O焊盘向该核施加所述测试矢量，以便在响应于所述测试矢量的该核的输出中检测任何的故障；
生成对应于在该核的输出中的故障的所述测试矢量的故障测试矢量列表和没有故障的所述测试矢量的良好测试矢量列表；
利用该路径列表和该故障测试矢量列表来生成与故障相关的布线的故障布线列表；
利用该路径列表和该良好测试矢量列表来生成没有故障的布线的良好布线列表；
将该良好布线列表和该故障布线列表中的项目进行比较，并且从该良好布线列表中去除不一致的项目；以及
将该良好布线列表中剩余的项目按照出现的数量来排序；
这里，故障布线的最大数表示将会导致由单个核的测试所检测的故障的最大几率。
8、根据权利要求1中所限定的评估片上系统(SoC)的方法，其中设置核的金属层的步骤包括：将该核中的内部电路节点连接到该顶部金属层处的接触焊盘的步骤，由此通过接触探针就可以访问所述内部电路节点和所述I/O焊盘。
9、根据权利要求1中所限定的评估片上系统(SoC)的方法，其中将所述I/O焊盘连接到该顶部金属层的步骤包括：使用该焊盘框架的下金属层和上金属层之间的金属通孔、由此朝向该顶部金属层来复制所述I/O焊盘的步骤。
10、一种评估片上系统IC(SoC)的方法，包括以下步骤：
设置两个或更多金属层，以便为SoC中的每个核建立焊盘框架和内部电路节点，同时将下金属层上的I/O(输入和输出)焊盘连接到顶部金属层，由此在每个核的所述焊盘框架的顶部金属层的表面上生成具有所有I/O焊盘和电源焊盘的核I/O焊盘；
通过芯片I/O焊盘向该SoC施加测试矢量，并且评估通过该芯片I/O焊盘接收的该SoC的响应输出来测试作为整体的所述SoC；
通过该核的顶部金属层上的所述核I/O焊盘向该核施加核特定测试矢量，并且评估通过该核I/O焊盘接收的该核的响应输出来测试该SoC中的单个核；
当在作为整体的SoC芯片的测试中发现故障，但在单个核的测试中未发现该故障时，找出在两个或多个核之间导致该故障的互连；以及
当在作为整体的SoC芯片的测试中，以及在单个核的测试中都发现该故障时，在该核之中找出导致该故障的互连的可能位置。
11、根据权利要求10中所限定的评估片上系统(SoC)的方法，其中找出该互连的步骤包括：对于每条互连，向一个核的核I/O焊盘施加测试信号，并且评估由该测试信号在另一个核的核I/O焊盘处产生的信号，直至检测出故障的步骤。
12、根据权利要求10中所限定的评估片上系统(SoC)的方法，其中所述在该核之中找出故障布线的可能位置的步骤包括以下步骤：
通过该核I/O焊盘向该核施加所述测试矢量，以便在响应于所述测试矢量的该核的输出中检测出任何的故障；
根据施加所述测试矢量的结果，生成与故障相关的布线的故障布线列表和没有故障的良好布线列表；
将该良好布线列表和故障布线列表中的项目进行比较，从该良好布线列表中去除失配的项目，并将剩余的项目按照出现的数量来排序；
这里，故障布线的最大数量表示将会导致由单个核的测试所检测出的故障的最大几率。
13、根据权利要求10中所限定的评估片上系统(SoC)的方法，其中所述在该核之中找出故障布线的可能位置的步骤包括以下步骤：
生成向其中检测到所述故障的该核施加的所有测试矢量的测试矢量列表，并且生成由所述测试矢量激活的有效布线的路径列表；
通过该核I/O焊盘向该核施加所述测试矢量，以便在响应于所述测试矢量的该核的输出中检测任何的故障；
生成对应于该核的输出中的故障的所述测试矢量的故障测试矢量列表和没有故障的所述测试矢量的良好测试矢量列表；
利用该路径列表和该故障测试矢量列表来生成与故障相关的布线的故障布线列表；
利用该路径列表和该良好测试矢量列表来生成没有故障的布线的良好布线列表；
将该良好布线列表和该故障布线列表中的项目进行比较，并从该良好布线列表中去除不一致的项目；以及
将该良好布线表中剩余的项目按照出现的数量来排序；
这里，故障布线的最大数表示将会导致由单个核的测试所检测到的故障的最大几率。
14、根据权利要求10中所限定的评估片上系统(SoC)的方法，其中所述设置核的金属层的步骤包括：将该核中的内部电路节点复制到该顶部金属层、由此通过接触探针就可以访问该内部电路节点和该I/O焊盘的步骤。
15、根据权利要求10中所限定的评估片上系统(SoC)的方法，其中所述将该I/O焊盘连接到该顶部金属层的步骤包括：使用在该焊盘框架的下金属层和上金属层之间的金属通孔、从而朝向该顶部金属层复制所述I/O焊盘的步骤。
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