CN1677629A - 芯片置入式封装制程 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 79
- 230000008569 process Effects 0.000 title claims description 47
- 239000004020 conductor Substances 0.000 claims abstract description 12
- 230000004308 accommodation Effects 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 9
- 238000007789 sealing Methods 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 7
- 208000034189 Sclerosis Diseases 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 238000005538 encapsulation Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000004806 packaging method and process Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 238000003466 welding Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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Abstract
本发明是有关于一种芯片置入式封装制程，先配置一支撑板于一贴带上。贴带具有至少一定位标记，其位于贴带的表面上。支撑板具有至少一芯片容纳孔。接着配置一芯片于贴带上并使芯片位于芯片容纳孔内。芯片具有多个接合垫，其配置于芯片朝向贴带的表面上。之后形成贯穿贴带的多个贯孔在贴带上以暴露出接合垫。接着填入导电物质于贯孔内以形成多个导电孔道。导电孔道分别连接于接合垫。最后形成一多层内连线结构于贴带未配置芯片的表面上。多层内连线结构具有一内部线路，其连接于导电孔道。内部线路具有多个金属垫，其位于多层内连线结构的较远离贴带的表面。
Description
技术领域
本发明涉及一种芯片封装制程，且特别是有涉及一种芯片置入式(chipembedded)封装制程。
背景技术
在高度情报化社会的今日，为强化电子元件的高速处理化、多功能化、积集化(integration)、小型轻量化及低价化等多方面的要求，于是芯片封装技术也跟着朝向微型化、高密度化发展。习知的球格阵列(Ball GridArray，BGA)封装技术经常采用封装基板(package substrate)作为积体电路芯片(IC chip)的承载器(carrier)并利用覆晶接合(flip chipbonding)或打线接合技术(wire bonding)等电性连线技术，来将芯片电性连接至封装基板的预面，并将焊球(solder ball)面阵列(area array)地连接至封装基板的底面。因此，芯片得以经由封装基板的内部线路及其底部的多个焊球，而电性连接至下一层级的电子装置，例如印刷电路板等。
然而，由于现有习知的BGA封装技术必须利用高布线密度(high layoutdensity)的封装基板，并搭配覆晶接合或打线接合等电性连接技术，因而造成讯号传输路径过长。因此，习知发展出一种无凸块增层(Bump-lessBuild-Up Layer，BBUL)型态的芯片置入式封装技术，其省略芯片连接至习知的封装基板的制程，即省略覆晶接合或打线接合的制程，而直接在芯片的主动表面(active surface)上制作一多层内连线结构(multi-layeredinterconnection structure)，并以面阵列的方式，在多层内连线结构上制作焊球或针脚等接点，用以电性连接至下一层级的电子装置。
请参阅图1A～1F所示，为现有习知的一种芯片封装制程的剖面示意图。
如图1A所示，此种习知芯片封装制程是先提供一贴带(tape)110与一支撑板(stiffener)120，并将支撑板120贴附于贴带110上。支撑板120是用以增加结构强度与散热效率，其上具有一芯片容纳孔122，而贴带110是覆盖芯片容纳孔122的下端。
如图1B与图1C所示，接着配置一芯片130于贴带110上，并使芯片130位于芯片容纳孔122内。芯片130的主动表面132上配置有多个接合垫134。并且在芯片130与芯片容纳孔122填入一封胶(encapsulant compound)140。由于贴带110的作用在使芯片130配置于芯片容纳孔122内时，能够有适当的定位与支撑力量，因此在完成芯片130的固定后即将贴带110撕除，并进行清洁动作以确保芯片130上不会有贴带110的残留物。
如图1D所示，之后例如以增层法(build-up)在芯片130的主动表面132与支撑板120的表面上形成一多层内连线结构150。多层内连线结构150包括图案化的多个导线层152、至少一介电层154及多个导电盲孔156，其中这些导线层152是依序重叠于芯片130的主动表面132与支撑板120的表面上，并连接于芯片130的接合垫134。每一介电层154则配置于两相邻的导线层152之间，且这些导电盲孔156是分别贯穿这些介电层154之一，而电性连接至少二导线层152。这些导线层152及这些导电盲孔156是共同构成一内部线路158，其形成多个金属垫159于多层内连线结构150的表面。
如图1E所示，接着形成一焊罩层(solder mask)160于多层内连线结构150上。焊罩层160具有多个开口162，其暴露出金属垫159。
如图1F所示，在焊罩层160的开口162内先印刷一预焊料170，再在预焊料170上形成多个导电针脚180，即完成芯片封装结构100。
承上所述，习知芯片置入式封装制程具有以下缺点。由于贴带在使用后需撕除且要进行清洁步骤，使得制程过于繁琐且耗时。贴带从芯片与支撑板上撕除后，芯片与支撑板之间的共面性(coplanarity)不易维持，会导致后续形成的多层内连线结构的可靠度降低。在形成多层内连线结构时，不论是雷射钻孔(laser drilling)或微影(photolithography)，都缺乏定位标记，因而造成制程的精度及良率无法提升。
由此可见，上述现有的芯片置入式封装制程在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决芯片置入式封装制程存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般的制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的芯片置入式封装制程，便成了当前业界极需改进的目标。
有鉴于上述现有的芯片置入式封装制程存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的芯片置入式封装制程，能够改进一般现有的芯片置入式封装制程，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的芯片置入式封装制程存在的缺陷，而提供一种新的芯片置入式封装制程，所要解决的技术问题是使其适于缩短封装制程所需的时间、提高定位精确度与产量、改善结构平整性与封装可靠度，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。为了达到上述发明目的，依据本发明的芯片置入式封装制程，主要包括下列步骤。首先配置一支撑板于一贴带上。贴带具有至少一第一定位标记，其位于贴带的表面上。支撑板上具有至少一芯片容纳孔。接着配置一芯片于贴带上，并使芯片位于芯片容纳孔内。芯片朝向贴带的表面是一主动表面。芯片具有多数个接合垫，其配置于主动表面上。之后形成多个贯孔于贴带上，其贯穿贴带以暴露出接合垫。接着填入导电物质于贯孔内，用以形成多个导电孔道(conducting via)。导电孔道分别连接于接合垫。最后形成一多层内连线结构于贴带未配置芯片的表面上。多层内连线结构具有一内部线路，其连接于导电孔道。内部线路具有多个金属垫，其位于多层内连线结构的较远离贴带的表面。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明芯片置入式封装制程至少具有下列优点：
1、在本发明的芯片封装制程中，所使用的贴带上配置有定位标记，且制程中不需移除贴带。因此，不论是在例如以雷射钻孔方式形成贯孔于贴带上，或是以雷射钻孔或曝光显影等方式形成多层内连线结构中介电层的开口，或者将芯片配置于贴带上并定位于芯片容纳孔时，皆可利用此一具有定位标记的贴带来精确地完成定位作业。
2、由于本发明的具有定位标记的贴带可提高定位精确度，故可同时对大量的芯片进行芯片封装制程，因而大幅缩短芯片封装制程所需的时间。此外，由于本发明的具有定位标记的贴带将使得芯片与支撑板之间可保持较佳的共面性，进而提升封装可靠度。
综上所述，本发明特殊的芯片置入式封装制程，适于缩短封装制程所需的时间、提高定位精确度与产量、改善结构平整性与封装可靠度。其具有上述诸多的优点及实用价值，并在同类产品及制造方法中未见有类似的方法公开发表或使用而确属创新，其不论在制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的芯片置入式封装制程具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A～1F所示为习知的一种芯片封装制程的剖面示意图。
图2A～2G所示为本发明一较佳实施例的芯片置入式封装制程的流程剖面示意图。
图3所示为本发明一较佳实施例的电子系统的方块图。
100：芯片封装结构 110：贴带
120：支撑板 122：芯片容纳孔
130：芯片 132：主动表面
134：接合垫 140：封胶
150：多层内连线结构 152：导线层
154：介电层 156：导电盲孔
158：内部线路 159：金属垫
160：焊罩层 162：开口
170：预焊料 180：导电针脚
200：芯片封装结构 210：贴带
212：定位标记 216：线路层
220：支撑板 222：芯片容纳孔
230、232：粘着层 240：芯片
242：主动表面 244：接合垫
250：封胶 260：导电孔道
270：多层内连线结构 272：内部线路
274：金属垫 276：介电层
278：导线层 280：导电球
300：电子系统 310：电路板
312：总线 330：电源供应单元
340：内存单元 350：微处理器
O1：贯孔 O2：开口
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的芯片置入式封装制程其具体实施方式、制造方法、步骤、特征及其功效，详细说明如后。
请参阅图2A～2G所示，为本发明一较佳实施例的芯片置入式封装制程的流程剖面示意图。如图2A所示，在芯片置入式封装制程中，首先提供一贴带210，其材质例如是聚酰亚胺(Polyimide，PI)。贴带210具有至少一个定位标记212(此处以四个为例)，其位于贴带210的表面上。这些定位标记212并不限定于仅配置在贴带210的任一单一表面，亦可配置在贴带210的两面。
此外，贴带210例如具有一线路层216，线路层216是位于贴带210在后续制程中未接触图2C的芯片240的表面上，用以重新配置导电孔道260与图2F的内部线路272与之间的连接位置。定位标记212的形成方法例如是于贴带210上形成一材料层(图未示)，再利用微影、蚀刻制程来图案化材料层而形成定位标记212，其中材料层的材质例如是金属或其他制程设备易于参考辨识的材质。值得注意的是，位于同一平面的这些定位标记212与线路层216亦可由同一导电图案(未标示)所构成，而导电图案是藉由微影、蚀刻一导电层所形成。
接着请参阅图2B所示，配置一支撑板220于贴带210上。支撑板220上具有至少一芯片容纳孔222。支撑板220需有足够的结构强度及良好的散热效果，以提供后续配置于其中的图2C的芯片240所需的保护。支撑板220与贴带210之间例如是藉由一粘着层230彼此贴附。同时，线路层216则位于贴带210远离支撑板220的表面上。
接着请参阅图2C所示，配置一芯片240于贴带210上，并使芯片240位于芯片容纳孔222内。芯片240朝向贴带210的表面是一主动表面242，其上配置有多个接合垫244。芯片240例如是藉由一粘着层230而贴附于贴带210上。当芯片240经由粘着层230而贴附于贴带210时，可藉由参考定位标记212而将芯片240精确地定位于芯片容纳孔222内。此外，在定位芯片240于芯片容纳孔222内之后，例如更填入一封胶250于芯片240与芯片容纳孔222之间，而将芯片240稳固地固定于芯片容纳孔222之内，用以降低芯片240与支撑板220及贴带210之间的位移，使得后续制程可直接参考贴带210上的定位标记212，而不用再参考芯片240的位置。在填入封胶250之后，例如更对封胶250进行一硬化制程(curing process)。
接着请参阅图2D所示，在贴带210上例如以雷射钻孔方式形成多个贯孔O1，其贯穿贴带210及粘着层230以分别暴露出这些接合垫244。当雷射钻孔方式形成贯孔O1时，例如是藉由参考贴带210远离芯片240的表面上的定位标记212而进行定位，或藉由参考具可看穿性的贴带210其靠近芯片240的表面上的定位标记212而进行定位。此外，在形成贯孔O1之前，例如更在贴带210远离支撑板220的表面上形成一粘着层232，而这些形成后的贯孔O1亦贯穿粘着层232。
接着请参阅图2E所示，填入导电物质于贯孔O1内，用以形成多个导电孔道260。每个导电孔道260分别连接于一个接合垫244，且部分导电孔道260例如连接于线路层216，并利用线路层216，而延伸至芯片240的主动表面242以外。
接着请参阅图2F所示，形成一多层内连线结构270于贴带210未配置芯片240的表面上。多层内连线结构270包括多个介电层276、多个线路层278及多个导电孔道279。其中这些介电层276及这些线路层278是依序相互叠合，而这些导电孔道279则分别贯穿这些介电层276，来电性连接任二相邻的线路层278或贴带210中的导电孔道260与最接近贴带的线路层278。这些线路层278及这些导电孔道279是构成多层内连线结构270的一内部线路272。内部线路272是可由其最远离贴带210的线路层278来构成多个金属垫274。多层内连线结构270的形成方式例如是采用增层法制作于贴带210上。介电层276是例如以雷射钻孔的方式形成多个开口O2于其上，而两相邻的导线层278之间即利用这些开口O2内的导电孔道279而互相电性连接。
最后请参阅图2G所示，例如在每个金属垫274上分别形成一个导电球280或导电针脚，在此仅以导电球280为例。导电球280的作用在于提供芯片240与外界电性连接的途径，因此芯片240的接合垫244是依序经由导电孔道260及内部线路272而电性连接至金属垫274，其中部分接合垫244的讯号路径例如更包括线路层216所构成的导线。
请继续参阅图2G所示，部分定位标记212例如位于芯片容纳孔222下方，使得制程设备的定位系统能够参考定位标记212，而将芯片240准确地定位于芯片容纳孔222内。此外，在本发明的芯片置入式封装制程中，可采用对于制程设备的定位系统具有可看穿性(visibility)的贴带210，因此制程设备的定位系统即可透过贴带210，而寻找到贴带210的另一面上的定位标记212，并参考这些定位标记212来进行定位。如此一来，定位标记212即可不限定于配置在贴带210的哪一个表面，例如配置在接近芯片或远离芯片的表面，且芯片240的定位及雷射钻孔的定位皆可藉由参考定位标记212来进行。
请参阅图3所示，为本发明一较佳实施例的电子系统(ElectronicSystem)的方块图。请参阅图3所示，电子系统300可包括一电脑系统或一通讯芯片系统。具体来说，电子系统300适用于例如一个人电脑(PersonalComputer，PC)或一行动通讯装置，其中行动通讯装置例如为一行动电话或一具有行动通讯功能的个人数位助理(PDA)。电子系统300是适于配设在一电路板310上，其主要是由一总线312、一内存单元340与一芯片置入式封装结构200所构成。内存单元340与总线312连接。芯片置入式封装结构200与总线312连接，其中芯片置入式封装结构200的组成是与前一实施例的芯片置入式封装结构相同。
此外，电子系统300亦可包括一电源供应单元330，其配置于电路板310上。芯片置入式封装结构200中的芯片240例如是一微处理器(microprocessor)。或者，电子系统300更包括一微处理器350。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (22)
1、一种芯片置入式封装制程，其特征在于其包括：
配置一支撑板于一贴带上，该贴带具有至少一第一定位标记，其位于该贴带的表面上，该支撑板上具有至少一芯片容纳孔；
配置一芯片于该贴带上，并使该芯片位于该芯片容纳孔内，其中该芯片朝向该贴带的表面是一主动表面，该芯片具有多数个接合垫，其配置于该主动表面上；
形成多数个贯孔于该贴带上，其中该些贯孔贯穿该贴带，以暴露出该些接合垫；
填入导电物质于该些贯孔内，用以形成多数个导电孔道，该些导电孔道分别连接于该些接合垫；以及
形成一多层内连线结构于该贴带未配置该芯片的表面上，该多层内连线结构具有一内部线路，其连接于该些导电孔道，且该内部线路具有多数个金属垫，其位于该多层内连线结构的较远离该贴带的表面。
2、根据权利要求1所述的芯片置入式封装制程，其特征在于其中所述的芯片是藉由参考该第一定位标记而配置于该贴带上。
3、根据权利要求2所述的芯片置入式封装制程，其特征在于其中所述的第一定位标记位于该贴带的较靠近该芯片的表面。
4、根据权利要求2所述的芯片置入式封装制程，其特征在于其中所述的第一定位标记位于该贴带的较远离该芯片的表面。
5、根据权利要求1所述的芯片置入式封装制程，其特征在于其中所述的多层内连线结构是藉由参考该第一定位标记而形成于该贴带上。
6、根据权利要求5所述的芯片置入式封装制程，其特征在于其中所述的第一定位标记位于该贴带的较远离该芯片的表面。
7、根据权利要求5所述的芯片置入式封装制程，其特征在于其中所述的第一定位标记位于该贴带的较靠近该芯片的表面。
8、根据权利要求1所述的芯片置入式封装制程，其特征在于其中所述的该些贯孔是藉由参考该第一定位标记而形成于该贴带上。
9、根据权利要求1所述的芯片置入式封装制程，其特征在于其中所述的贴带上更配置有至少一第二定位标记，且该第一定位标记与该第二定位标记分别位于该贴带的两面。
10、根据权利要求9所述的芯片置入式封装制程，其特征在于其中所述的芯片是藉由参考该第二定位标记而配置于该贴带上。
11、根据权利要求9所述的芯片置入式封装制程，其特征在于其中所述的多层内连线结构是藉由参考该第二定位标记而形成于该贴带上。
12、根据权利要求9所述的芯片置入式封装制程，其特征在于其中所述的该些贯孔是藉由参考该第二定位标记而形成于该贴带上。
13、根据权利要求1所述的芯片置入式封装制程，其特征在于其中所述的贴带的材质是采用可看穿性(visible)的介电材质。
14、根据权利要求1所述的芯片置入式封装制程，其特征在于其中所述的贴带更具有一线路层，其配置于该贴带上，该线路层位于该贴带的较远离该芯片的表面，且该线路层是连接该些导电孔道与该内部线路。
15、根据权利要求1所述的芯片置入式封装制程，其特征在于其中配置该芯片于该贴带上的方法包括将该芯片贴附于该贴带上。
16、根据权利要求1所述的芯片置入式封装制程，其特征在于其中配置该支撑板于该贴带上的方法包括将该支撑板藉由一粘着层而贴附于该贴带上。
17、根据权利要求1所述的芯片置入式封装制程，其特征在于其更包括配置一粘着层于该贴带与该多层内连线结构之间。
18、根据权利要求1所述的芯片置入式封装制程，其特征在于其中形成该多层内连线结构的方法包括增层法(build up)。
19、根据权利要求1所述的芯片置入式封装制程，其特征在于其中在形成该多层内连线结构后，更包括在该些金属垫上分别形成一导电球。
20、根据权利要求1所述的芯片置入式封装制程，其特征在于其中在形成该多层内连线结构后，更包括在该些金属垫上分别形成一导电针脚。
21、根据权利要求1所述的芯片置入式封装制程，其特征在于其中配置该芯片于该贴带上时，更包括填入一封胶于该芯片与该芯片容纳孔之间。
22、根据权利要求21所述的芯片置入式封装制程，其特征在于其中填入该封胶后，更包括对该封胶进行一硬化制程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100537224A CN100341124C (zh) | 2005-03-10 | 2005-03-10 | 芯片置入式封装制程 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100537224A CN100341124C (zh) | 2005-03-10 | 2005-03-10 | 芯片置入式封装制程 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1677629A true CN1677629A (zh) | 2005-10-05 |
| CN100341124C CN100341124C (zh) | 2007-10-03 |
Family
ID=35050046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100537224A Active CN100341124C (zh) | 2005-03-10 | 2005-03-10 | 芯片置入式封装制程 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100341124C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104377187A (zh) * | 2013-08-16 | 2015-02-25 | 宏启胜精密电子(秦皇岛)有限公司 | Ic载板、具有该ic载板的半导体器件及制作方法 |
| CN105023897A (zh) * | 2014-04-23 | 2015-11-04 | 矽品精密工业股份有限公司 | 预制的封装结构、对其进行钻孔的方法及钻孔装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2005-03-10 CN CNB2005100537224A patent/CN100341124C/zh active Active
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| CN105023897B (zh) * | 2014-04-23 | 2018-08-28 | 矽品精密工业股份有限公司 | 对预制的封装结构进行钻孔的方法及钻孔装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100341124C (zh) | 2007-10-03 |
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