CN1655352A - 储存及设定微电子电路电路状态的方法及装置 - Google Patents

储存及设定微电子电路电路状态的方法及装置 Download PDF

Info

Publication number
CN1655352A
CN1655352A CN200510006168.4A CN200510006168A CN1655352A CN 1655352 A CN1655352 A CN 1655352A CN 200510006168 A CN200510006168 A CN 200510006168A CN 1655352 A CN1655352 A CN 1655352A
Authority
CN
China
Prior art keywords
circuit
scan chain
memory
content
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200510006168.4A
Other languages
English (en)
Inventor
J·伯托尔德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1655352A publication Critical patent/CN1655352A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31721—Power aspects, e.g. power supplies for test circuits, power saving during test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明揭露了一种用于储存及/或设定微电子电路电路状态的方法及装置(1)，其中该装置乃包含了至少一扫描链(14；14a－c)以测试该电路(2)。在此连接态中，该至少一扫描链(14；14a－c)乃用以储存及/或设定该电路状态，因而不需要扩充电路(2)。

Description

储存及设定微电子电路电路状态的方法及装置
技术领域
本发明是关于一种用以储存与设定一微电子电路的方法及其适当之装置，其中该微电子电路包含至少一用于测试该电路之扫描链(scanchain)。
背景技术
在CMOS技术之电路的例子中，一般会在不需要某些电路部分时，将至少一部份电路中断连接，此做法可有效避免晶体管的漏电流(leakage currents)，藉以减少该电路之功率消耗。中断连接所产生的一项问题在于电路操作状态会被重新储存或设定；除了重新供给该电路供应电压之外，在切换经中断连接之电路为开启的期间中，亦必须将该经中断连接之电路的储存组件(寄存器)加以初始化；然由于需要将电路中断连接之前所储存的值写入该等寄存器，因此在许多连接情形中，将所有的寄存器以零(zero)值加以初始化并不适当。
图1说明了根据习知技艺之微电子系统中部分的电路方块图；其中系欲将电路区段2加以中断连接。在中断连接之前，为重新储存该电路区段2之操作状态所需要之该电路区段2的寄存器R1、R2与R3之内容系经由一总线6而正常传输至一寄存器堆7。在图1所示的例子中，该等寄存器R1与R3的内容系储存于该寄存器堆7的寄存器R4与R5中；而根据该习知技艺之方法因下列原因而仍存在部分问题：就一方面而言，其需要特别的配线来将该电路区段2中之该等寄存器R1至R3的内容置放于该总线6；而在另一方面，在储存该寄存器的内容之过程中，该总线6之状态则为“忙碌”而无法供其它操作之用。
图2则详细说明了该电路区段2，在其连接中，图1之寄存器R1或R2或R3系分别被表示为8个1-位寄存器A1-A8或B1-B8或C1-C8。基于测试能力的原因，所有的寄存器A1-8、B1-8、C1-8均根据习知技艺而正常配置于所谓之扫描链中，藉由一或多个扫描链之辅助，所有的寄存器均被结合以形成一或多个位移寄存器；因此，所有的寄存器均能够为了测试目的而对其加以写入或读取。这样的方式可将测试连续电路之问题转化为基本上较为简单的测试结合电路之问题。在图2所示的例子中，所有的寄存器皆藉由一扫描链14而结合，该扫描链14则藉由一测试控制系统4而于上述情形中加以激活。
在图2所示的例子中，该等1-位寄存器A1-C8系无规分布于该电路区段2中，特别是，通常该电路区段2为半订制与有限状态的计算器。基于测试考量，所有寄存器A1-C8皆为一扫描链14之组件，其中该扫描链14之输入与该电路区段2之一输入终端12连接，而其输出则与该电路区段之一输出终端13连接，该扫描链则藉以连接至一测试控制系统4。在图2中，该电路区段2的实际输入/输出系以io1-8表示；在此类型之电路中，需要一适当的配线复杂度以直接经由一并行总线6而存取所有的1-位寄存器A1-C8，其目的正如习知技艺中者，是在于为了储存与设定操作状态。
根据习知技艺，另一个无须储存中断连接前的操作状态以及在重新切换开启时再次设定该操作状态之中断连接该电流区段2中至少一区段的可能性包含了在该区段电路2中分配一额外供应电压，并将所有的寄存器A1-C8连接于此；这样的例子的缺点在于，就一方面而言，无法中断连接整体之电路区段2，而另一方面，需要额外之供应电压仍需要一附加的配线。
因此本发明的目的在于提供一方法与一相关的装置以储存或设定一微电子电路的操作状态，其可避免习知技艺者之上述缺点。
根据本发明，此一目的系藉由一如权利要求1之电路状态储存方法、一如权利要求5之电路状态设定方法与一如权利要求9之电路状态储存与重新储存方法所达成，并藉由一如权利要求10之电路状态储存装置、一如权利要求18之电路状态设定装置与一根据权利要求26之电路状态储存与重新储存装置而达成。权利要求之依附项则定义了本发明之较佳实施例。
发明内容
在本发明之范畴中，提供了一种用于储存一微电子电路之一电路状态的方法，该微电子电路包含了至少一扫描链以测试该电路；在此连接中，该方法系使用了该至少一扫描链以储存该电路状态，而该至少一扫描链之内容则转移至至少一存储器。
根据习知技艺，该扫描链系同样仅供测试该电路之用，而且该扫描链在习知的该电路之一非测试相中是多余且麻烦的，然在需要如习知者储存该电路状态时，藉由使用一扫描链以储存该电路状态，便能够无须扩充该电路即可储存该电路之电路状态。
在本方法之连接中，一旦侦测到一控制信号具有一预定值时，便将该至少一扫描链之内容转移至该至少一存储器；此外，一旦开始将该至少一扫描链之内容转移至该至少一存储器时，即设定一确认信号至一预定值。
用于储存该电路状态之方法系藉由该控制信号之辅助而开始，该确认信号则指示了目前该电路状态正在被储存。
此外，在一较佳实施例中，系将一时钟信号馈送至该至少一存储器与该至少一扫描链，直到该至少一扫描链之内容已经被转移至该至少一存储器。在此连接中，该电路最好是额外藉由一测试初始信号的辅助，而处于一而处于一状态，其中，可藉由该扫描链之一转移操作而转移出该至少一扫描链之内容。
本方法藉此而执行了所有需要的步骤，以将储存于一或多个扫描链中的一电路状态自所述之一或多个扫描链转移至一或多个存储器。
本发明一提供了一种设定一微电子电路之一电路状态的方法，该微电子电路包含了至少一扫描链以测试该电路；在此连接中，该方法系使用了该至少一扫描链以设定该电路状态，而该至少一存储器之内容则转移至该至少一扫描链。
在该电路中，扫描链已是该电路之一组件，由于使用了一或多个扫描链来设定该电路状态，但却根据习知技艺而用以专门测试该电路，因此，根据本发明，无须扩充该电路以设定该电路状态，而这在习知技艺中却是需要的。
根据本发明，一旦侦测到一控制信号具有一预定值时，便将该至少一存储器之内容转移至该至少一扫描链；此外，一旦该至少一存储器之内容已经转移至该至少一扫描链时，即设定一确认信号至一预定值。
因此，本发明之设定电路状态方法系藉由该控制信号的辅助而开始，而该确认信号则指示了该电路状态正在被设定。
较佳为，藉由馈送一时钟信号至该至少一存储器与该至少一扫描链，直到该至少一存储器之内容已经转移至该至少一扫描链，便可将该至少一存储器之内容转移至该至少一扫描链。在所述之转移操作期间，该电路最好是藉由一测试信号的辅助而处于一可藉由该扫描链之一转移操作而转移入该至少一扫描链之内容的状态。
因此本方法藉由该至少一扫描链的辅助而控制了用于设定任何所欲之电路状态的所有必须步骤，而该电路状态则已写入该至少一存储器中。
而举例而言，本发明之设定电路状态方法系可用以重新配置或改变其配置。
在本发明之范畴中，亦提供了一种用于储存与重新储存一微电子电路之一电路状态的方法，该微电子电路包含了至少一扫描链以测试该电路；在此连接中，所述方法系以前述揭露之储存电路状态方法与设定电路状态方法为基础。
为储存与重新储存该电路之电路状态，所述之方法使用了如习知者之一或多个扫描链，以专门用于测试该电路；因此，根据本发明，该方法端口需要对该电路进行扩充(例如额外之配线或附加的组件)。藉由该方法之辅助，可储存欲中断之电路或电路区段的电路状态，以储存在中断连接该电路前之能量，并在该电路之供应电压再次切换为开启后，重新设定所储存之电路状态；因此，在已将该供应电压切换为开启之后，该电路能够毫无问题地继续它在中断连接之前所已经开始的操作。
本发明同样提供一种用以储存一微电子电路之电路状态的装置，其包含至少一扫描链以测试该电路；在此连接中，该装置系设计以激活该至少一扫描链与至少一存储器，以储存该电路状态，而将该至少一扫描链之内容转移至该至少一存储器。
该装置系设计以于该电路一旦藉由该至少一扫描链与该至少一存储器而将该至少一扫描链之内容转移至该至少一存储器时，即中断连接该电路之一供应电压。
由于该装置在该电路已储存了该电路之电路状态后，其本身将中断连接该电路之供应电压，因而其优势在欲中断连接该电路之一主控制装置只需要激活该装置；此外，由于该电路之供应电压只有在该电路之电路状态以转移至该至少一存储器后才中断连接，因此其优势在于该装置系自得之该电路之电路状态已完全转移至该至少一存储器时，即中断连接该供应电压。
根据本发明，该至少一存储器系为至少一位移寄存器。
由于该至少一扫描链系为一或多个位移寄存器，因此其优势在于，基于同步化的原因，当该至少一或多个扫描链之内容转移至该至少一存储器时，该至少一存储器亦为一或多个位移寄存器。
根据本发明，该装置连同该电路系属于一主微电子电路，其中，该电路系属于该主电子电路之可中断连接该供应电压之一区域中；而在一较佳实施例中，该装置系属于至少在该电路之供应电压中断连接期间，在该主微电子电路中所无法中断连接供应电压的一区域中。此外，该装置系包含至少一存储器。
由于该装置连同该至少一存储器系为同样含有可中断连接电路之该主微电子电路中的一项组件，因而该电路能够在该主微电子电路内中断连接，而不会遗失该电路之电路状态；这是因为根据本发明之装置，该主微电子电路能够独立储存该电路之电路状态于属于该装置与该主微电子电路之该至少一存储器中。
此外，本发明包含了一种用于设定一微电子电路之电路状态的装置，其包含了至少一扫描链以测试该电路；在此连接中，该装置系设计以激活该至少一扫描链与至少一存储器，以设定该电路状态，而将该至少一存储器之内容转移至该至少一扫描链。
根据本发明，该装置系设计以于该电路一旦藉由该至少一扫描链与该至少一存储器而转移该至少一扫描链之内容前，即将该电路之一供应电压切换为开启。
由于该装置本身在其设定该电路之电路状态前，便将该电路之供应电压切换开启，因而其优势在于让所中断连接之电路再次操作之一主控制装置仅需要激活该装置。此外，由于所储存之内容仅于该电路中到处供应该供应电压时，开始转移至该至少一扫描链，其优势在于该装置本身即可将该电路之供应电压切换开启，这是因为在该供应电压被供至该电路中之所有组件时，该装置藉此而能够对其有效评估。
较佳为，该装置连同该电路系属于一主微电子电路，其中，该电路系属于该主电子电路之可中断连接该供应电压之一区域中；而在另一方面，该装置系属于至少在该电路之供应电压中断连接期间，在该主微电子电路中所无法中断连接供应电压的一区域中。此外，该装置系包含至少一存储器。
这确认了该主微电子电路能够藉由该装置而独立将该电路之供应电压切换开启，并能够接着再次藉由该装置而使该电路处于一电路状态，其中该电路状态系藉由加载同样为该装置与该微电子电路之一组件的该至少一存储器而预先决定。
此外，本发明提供了一种用以储存与重新储存一微电子电路之电路状态的装置，其包含了至少一扫描链以测试该电路；在此连接中，该装置系设计为能够如前述之装置而储存一电路状态，亦能够如前述之装置而设定一电路状态。
在此连接中，该装置连同该电路系属于一主微电子电路，其中，该电路系属于该主电子电路之可中断连接该供应电压之一区域中；而在另一方面，该装置系属于至少在该电路之供应电压中断连接期间，在该主微电子电路中所无法中断连接供应电压的一区域中。
这样的微电子电路能够藉由根据本发明之装置而几乎在任何所需要的时刻独立拯救该电路之电路状态，并接着藉由该装置而将该电路之供应电压切换关闭，藉此而节省能源。一旦该主微电子电路侦测到该电路之操作需继续执行，该电路之供应电压便可藉由该装置之辅助而再次被切换开启，而之前所拯救之电路状态便可藉由该装置之辅助而被再次设定。
然而，该装置系可用于重新配置该电路或是改变该电路之配置，而接着延滞该供应电压之切换开启与中断连接。在重新配置的例子中所设定的电路状态系为一已藉由该装置而预先拯救之电路状态；然而，其亦可一在其它地方产生(例如藉由电路设计工具的辅助)而从未在该电路中设定之电路状态。
较佳为，本发明适于用以暂时中断连接某一电路区段之CMOS电路以节省能源，并于稍后再次需要时将其切换开启。当然，本发明并不限于CMOS技术，而是能够使用于任何技术之电路中，其中该电路中所有需要用来设定该电路之一电路状态的寄存器系与一或多个扫描链合并使用。
附图说明
以下将伴随下列图式并配合较佳实施例之说明，以进一步详细解释本发明；其中：
图1系根据习知技艺，用以说明一微电子系统中电路区段之方块电路图，其中一电路区段系被反复中断连接；
图2系为图1所示之电路区段的详细图式；
图3系根据本发明装置之一较佳实施例连同含有与一连接链接合之寄存器之电路的简化图式；
图4系根据本发明装置之另一较佳实施例连同含有如图3所示之与连接链接合的寄存器之电路的简化图式，其含有三条扫描链；
图5系为一根据本发明之装置、一存储器、一电路与一状态寄存器之方块电路图；以及
图6系为储存与重新储存一电路状态之时序图。
具体实施方式
图3图标说明了一装置1，其包含有一位移寄存器3与连同之一电路2，该装置1与该电路2系属于一主微电子电路；在此连接中，该电路2中所有的寄存器A1-C8系结合于一扫描链14中。此外，该电路2具有能够经由一总线6而加以设定或读出之输入/输出io1-8。当该电路2属于该主微电子电路中能够中断连接供应电压之区域时，该装置1系属于该主微电子电路中，总是能够施以供应电压之区域。
现在将说明在中断连接该电路2之供应电压之前所需要的步骤。首先，该装置1将该电路2之一测试初始信号11设定至一预定值，该电路2系因此而处于一状态，使得该扫描链14能够如一位移寄存器般执行操作。此外，该装置1确认了该电路2之一时钟信号(图中未示)仍保持有效(储存所需之时序周期数＝该扫描链14中之寄存器A1-C8数＝24)，直到所有与该扫描链14结合之寄存器A1-C8已藉由该电路2之一扫描链输出终端13而将其值转移至该位移寄存器3，其中该电路2之一中断系连接至该位移寄存器3之一输入；该时钟信号接着便释放(deactivate)该装置1，重置该测试初始信号11并中断连接该电路2之供应电压。
需要注意的是该装置1仅能够在所指定之该位移寄存器3包含了至少与结合置该扫描链14之该等寄存器A1-C8为数相同之1-位存储器位置时操作。
现在将说明将该电路2之供应电压再次切换开启，以及设定先前所储存之电路状态或是由该位移寄存器3所定义之另一电路状态所需要的步骤。首先该装置1将该电路2之供应电压切换开启；正如储存电路状态的例子中，该装置1接着便藉由该测试初始信号11而使得该电路2处于一能够使得该扫描链14如一位移寄存器般执行操作之状态。此外，该装置1确认了该电路2之时钟信号系被激活，以使与该扫描链14结合之所有24个寄存器A1-C8都能够经由该电路2之一扫描链输入终端13并根据该寄存器3之24个1-位寄存器单元s1-s24之内容而加以设定，其中该电路2之该扫描链输入终端13系连接至该位移寄存器3之一输出。在24个时序周期之后，该装置1重置了该测试初始信号11，因此该电路2便能够重新正常操作。
图4同样说明了用于储存与设定一电路状态之装置1及其电路2；与图3所示之电路2比较，该电路2之该等寄存器A1-C8系与三条扫描链14a-c结合，其中寄存器A1-8属于扫描链14a、寄存器B1-8属于扫描链14b而寄存器C1-8则属于扫描链14c。因此，该装置1亦包含了三条8-位-频级之位移寄存器3a-c，而非一24-位-频级之位移寄存器3；该第一位移寄存器3a之一输入系连接至该第一扫描链14a之一输出，而该第一位移器3a之一输出则连接至该第一扫描链14a之一输入；同样的，该第二位移寄存器3b或该第三位移寄存器3c之一输入系分别连接至该第二扫描链14b或该第三扫描链14c之一输出，而该第二寄存器3b或该第三寄存器3c之一输出则分别连接至该第二扫描链14b或该第三扫描链14c之一输入。在此连接中，该第一位移寄存器3a系包含了八个1-位寄存器单元s1a-s8a，该第二位移寄存器3b系包含了八个1-位寄存器单元s1b-s8b，而该第三位移寄存器3c则包含了八个1-位寄存器单元s1c-s8c。
在储存或设定该装置1之一电路状态期间的操作模式在本质上系对应至如图3所示之该装置1的操作模式；其个别差异再于图4所示之该装置1仅需要八个时序周期以储存或设定配置于该三条扫描链14a-14c之该等寄存器A8-C8。
图4所示之电路实例说明了其优势在于指定至该装置1中具有与该电路2所拥有的扫描链14a-c等数之1-位-频宽位移寄存器3a-c之该存储器；此外，各位移寄存器应具有至少与所指定之扫描链含有之寄存器一样多的存储器单元。然而，举例而言，仅具有一包含了24存储器单元的1-位-频宽位移寄存器之存储器亦可用于如图4所示之该装置1；然而在该例中，该装置1需要藉由辅助以于一方面连载从该等扫描链14a-c同时抵达之位，另一方面则可对来自该位移寄存器之连续位加以平行化以供该等扫描链14a-c之用。
图5说明了一电路方块图，其中包含了一装置1、一存储器3、一电路2与一状态寄存器31。在此连接中，假设该电路2对应至图4所示之电路2，而包含了三个位移寄存器3a-c之该存储器3系如图4所建构者。当对应至一控制信号21之位在该状态寄存器31中被设定为“0”时，该装置1便藉由确认信号22而于该状态寄存器31中将一链接至该确认信号22之位设定为“0”；此外，该装置1系藉由该等位移寄存器3a-3c的辅助而开始储存该电路2之电路状态，并接着中断连接该电路2之供应电压；其细节将藉由图6之辅助而加以详细说明。当对应至该控制信号21之该位被重新设定为“1”时，该装置1则重新将该电路2之供应电压切换开启，并开始重新设定先前所储存之该电路2的电路状态；最后该状态寄存器31中的对应位将藉由该确认信号22而被设定为值“1”，而该信号系为该电路2所预备执行操作者。
图6表示储存与重新储存一电路状态之时序图；在此图中，A表示开始储存该电路状态、B表示开始中断连接该电路2之供应电压、C表示开始重新将该电路2之供应电压切换开启、D表示开始设定该电路状态，而E表示该电路2开始正常操作。在此连接中，图6之时序图代表了最重要信号的时序变化，信号X的时序变化系由代表符号X’表示，举例而言，该控制信号21的时序变化便表示为21’。
当在该状态寄存器31中对应至该控制信号21之位被设定为“0”时，该装置1一方面会将该确认信号22设定为值“0”，而另一方面会将测试初始信号设定为“1”，其将使该电路2处于一状态而使该电路2之该等扫描链14a-c能够以位移寄存器方式操作。此外，该装置1系藉由一时钟信号17而将经由一时钟信号16所设定之一时序传送至该存储器3，其中止了此一传送，而同样的，在经过足够将该电路2之该等寄存器A1-C8之内容经由扫描链14a-c转移至等位移寄存器3a-c之数个时序周期之后，经由一时钟信号15至该电路2之传送系被中断。该装置1接着便中断连接该电路2之供应电压，而中断连接之时序变化则如代表符号18’所示；所述之中断连接可藉由例如一大型场效晶体管(FET)而中止(图中未示)。
为了重新开始该电路2之操作，在该状态寄存器31中对应至该控制信号21之位系被设定为“1”，该装置1便接着将该电路2之供应电压重新切换为开启；在经过足够让该电路2中所有组件准备好重新操作之一段时间间隔之后，该装置1便藉由时钟信号15而将经由该时钟信号16所馈送之时序传送至该电路2，并藉由该时钟信号17而传送至该等位移寄存器3a-c。由于该测试初始信号11仍维持于值“1”，该电路可继续处于一该等扫描链14a-c以位移寄存器方式而作用之状态；因此，该等位移寄存器3a-c之内容系藉由将时序传送至该等位移寄存器3a-c与该电路2之方式，而转移至该等扫描链14a-c，其中该电路2便重新切换开启了之前所储存的电路状态。在经过了该电路2中最长的扫描链(即扫描链中的寄存器数)所对应之时序周期数后，该装置1便藉由该时钟信号17而中止时序传送至该位移寄存器3；同时，该装置1将重至该测试初始信号至值“0”，其使得该电路2处于一正常操作的状态，而该等扫描链亦无需再作为位移寄存器操作之用；此外，该状态寄存器31之对应位亦可同时藉由该确认信号22而设定为值“1”，这就表示该电路2正在重新正常操作。
组件代表符号
1       装置                 2        电路区段
3       寄存器               4        测试控制系统
6       总线                 7        寄存器堆
11      测试初始信号         12       输入终端
13      输出终端             14       扫描链
A1-A8   1-位寄存器           B1-B8    1-位寄存器
C1-C8   1-位寄存器           io1-io8  输入/输出
R1-R3   寄存器               S1-S24   寄存器单元
15-17   时钟信号             21       控制信号
22      确认信号             31       状态寄存器

Claims (27)

1.一种用以储存一微电子电路的一电路状态的方法，其中该电路(2)包含至少一扫描链(14；14a-c)以测试该电路(2)，其特征在于该至少一扫描链(14；14a-c)为储存该电路状态而使得该至少一扫描链(14；14a-c)的内容转移至至少一存储器(3；3a-c)。
2.根据权利要求1之方法，其特征在于为了将该至少一扫描链(14；14a-c)的内容转移至该至少一存储器(3；3a-c)而馈送一时钟信号(16)至该至少一存储器(3；3a-c)与该至少一扫描链(14；14a-c)，直到该至少一扫描链(14；14a-c)的内容已转移至该至少一存储器(3；3a-c)。
3.如权利要求1之方法，其特征在于该电路(2)乃藉由将一测试初始信号设定为一特定值而处于一状态，其中，当该至少一扫描链(14；14a-c)之内容转移至该至少一存储器(3；3a-c)时，则可藉由该扫描链(14；14a-c)的一转移操作而把该至少一扫描链(14；14a-c)的内容转出。
4.如权利要求1之方法，其特征在于只要该至少一扫描链(14；14a-c)的内容已转移至该至少一存储器(3；3a-c)，即中断该电路(2)的一供应电压。
5.一种用以设定一微电子电路的一电路状态的方法，其中该电路(2)包含至少一扫描链(14；14a-c)以测试该电路(2)，其特征在于该至少一扫描链(14；14a-c)乃用以设定该电路状态而使得该至少一扫描链(14；14a-c)的内容转移至至少一存储器(3；3a-c)。
6.根据权利要求5之方法，其特征在于为了将该至少一存储器(3；3a-c)的内容转移至该至少一扫描链(14；14a-c)，乃馈送一时钟信号(16)至该至少一存储器(3；3a-c)与该至少一扫描链(14；14a-c)，直到该至少一存储器(3；3a-c)的内容已转移至该至少一扫描链(14；14a-c)。
7.如权利要求5之方法，其特征在于该电路(2)乃藉由将一测试初始信号设定为一特定值而处于一状态，其中，当该至少一存储器(3；3a-c)的内容转移至该至少一扫描链(14；14a-c)时，乃藉由该扫描链(14；14a-c)的一转移操作而把该至少一扫描链(14；14a-c)的内容转入。
8.如权利要求5之方法，其特征在于在该至少一存储器(3；3a-c)的内容转移至该至少一扫描链(14；14a-c)前，即开启该电路(2)的一供应电压。
9.一种用于储存与重新储存一微电子电路的一电路状态的方法，其中该电路(2)包含至少一扫描链(14；14a-c)以测试该电路(2)，其特征在于用于储存该电路状态的该方法包含了一如权利要求1至4中任一的方法，而用于重新储存所储存的电路状态的方法包含了一如权利要求5至8中任一的方法。
10.一种用于储存一微电子电路的一电路状态的装置，其中该电路(2)包含至少一扫描链(14；14a-c)以测试该电路(2)，其特征在于该装置(1)乃设计为能够激活该至少一扫描链(14；14a-c)与至少一存储器(3；3a-c)以便储存该电路状态，而该至少一扫描链(14；14a-c)的内容乃因而得以转移至该至少一存储器(3；3a-c)。
11.如权利要求10之装置，其特征在于一时钟信号(16)能被馈送至该装置(1)，且该装置(1)乃被设计以将该至少一扫描链(14；14a-c)的内容转移至该至少一存储器(3；3a-c)，其将该时钟信号(16)供至该至少一扫描链(14；14a-c)与该至少一存储器(3；3a-c)，直到该至少一扫描链(14；14a-c)的内容已转移至该至少一存储器(3；3a-c)。
12.如权利要求10之装置，其特征在于该装置(1)乃被设计用以将该至少一扫描链(14；14a-c)的内容转移至该至少一存储器(3；3a-c)，其把该电路(2)的一测试初始信号(11)设定至一预定值，其中若该测试初始信号处于该预定值，则该电路(2)即处于一可藉由该扫描链(14；14a-c)的一转移操作而转移出该至少一扫描链(14；14a-c)的内容的状态。
13.如权利要求10之装置，其特征在于该装置(1)乃被设计为只要该至少一扫描链(14；14a-c)的内容藉由该至少一扫描链(14；14a-c)与藉由该至少一存储器(3；3a-c)而转移至该至少一存储器(3；3a-c)时，即中断连接该电路(2)的一供应电压。
14.如权利要求10之装置，其特征在于该至少一存储器(3；3a-c)系为至少一位移寄存器(3；3a-c)。
15.如权利要求10之装置，其特征在于该装置(1)包含该至少一存储器(3；3a-c)。
16.如权利要求10之装置，其特征在于该装置(1)连同该电路(2)乃属于一主微电子电路，其中该电路(2)属于该主电子电路的可中断连接该供应电压的一区域中，而该装置(1)乃属于该主微电子电路中无法中断连接一供应电压的一区域中。
17.如权利要求10之装置，其特征在于该装置(1)乃设计用来执行如权利要求1至4的方法。
18.一种用于设定一微电子电路的一电路状态的装置，其中该电路(2)包含至少一扫描链(14；14a-c)以测试该电路(2)，其特征在于该装置(1)乃设计为能够激活该至少一扫描链(14；14a-c)与至少一存储器(3；3a-c)以便设定该电路状态，而该至少一存储器(3；3a-c)的内容乃因而转移至该至少一扫描链(14；14a-c)。
19.如权利要求18之装置，其特征在于一时钟信号(16)能够被馈送至该装置(1)，且该装置(1)乃被设计以便将该至少一存储器(3；3a-c)的内容转移至该至少一扫描链(14；14a-c)，其馈送该时钟信号(16)至该至少一扫描链(14；14a-c)与该至少一存储器(3；3a-c)，直到该至少一存储器(3；3a-c)的内容已转移至该至少一扫描链(14；14a-c)。
20.如权利要求18之装置，其特征在于该装置(1)乃设计为将该至少一存储器(3；3a-c)的内容转移至该至少一扫描链(14；14a-c)，其将该电路(2)的一测试初始信号(11)设定至一预定值，其中，若该测试初始信号处于该预定值，则该电路(2)即处于一可藉由该扫描链(14；14a-c)的一转移操作而转移入该至少一扫描链(14；14a-c)的内容的状态。
21.如权利要求18之装置，其特征在于该装置(1)乃设计为在其藉由该至少一扫描链(14；14a-c)与该至少一存储器(3；3a-c)而将该至少一存储器(3；3a-c)的内容转移至该至少一扫描链(14；14a-c)之前，即开启该电路(2)的一供应电压。
22.如权利要求18之装置，其特征在于该至少一存储器(3；3a-c)为至少一位移寄存器(3；3a-c)。
23.如权利要求18之装置，其特征在于该装置(1)包含该至少一存储器(3；3a-c)。
24.如权利要求18之装置，其特征在于该装置(1)连同该电路(2)乃属于一主微电子电路，其中该电路(2)乃属于该主电子电路中可中断供应电压的一区域中，而该装置(1)乃属于该主微电子电路中无法中断供应电压的一区域中。
25.如权利要求18之装置，其特征在于该装置(1)乃设计用以执行如权利要求5至8的方法。
26.一种用于储存与重新储存一微电子电路的一电路状态的装置，其中该电路包含至少一扫描链以测试该电路，其特征在于该装置乃根据如权利要求10至16之装置与如权利要求18至24之装置而设计。
27.如权利要求26之装置，其特征在于该装置(1)乃连同该电路(2)而属于一主微电子电路，其中该电路(2)乃属于该主电子电路的可中断供应电压的一区域中，而该装置(1)乃属于该主微电子电路中无法中断供应电压的一区域中。
CN200510006168.4A 2004-01-30 2005-01-31 储存及设定微电子电路电路状态的方法及装置 Pending CN1655352A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004004808.8 2004-01-30
DE102004004808A DE102004004808A1 (de) 2004-01-30 2004-01-30 Verfahren und Vorrichtung zum Sichern und Einstellen eines Schaltungszustandes einer mikroelektronischen Schaltung

Publications (1)

Publication Number Publication Date
CN1655352A true CN1655352A (zh) 2005-08-17

Family

ID=34801324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510006168.4A Pending CN1655352A (zh) 2004-01-30 2005-01-31 储存及设定微电子电路电路状态的方法及装置

Country Status (3)

Country Link
US (1) US20050185479A1 (zh)
CN (1) CN1655352A (zh)
DE (1) DE102004004808A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100708462B1 (ko) * 2005-05-27 2007-04-18 연세대학교 산학협력단 천이감시 윈도우를 이용한 ｌｆｓｒ 천이수 감소방법 및 그장치
JP2007310714A (ja) * 2006-05-19 2007-11-29 Seiko Epson Corp 集積回路装置、デバッグツール、デバッグシステム、マイクロコンピュータ及び電子機器
US9651618B2 (en) * 2013-01-09 2017-05-16 Nxp Usa, Inc. Electronic device and method for state retention

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4718065A (en) * 1986-03-31 1988-01-05 Tandem Computers Incorporated In-line scan control apparatus for data processor testing
US5280616A (en) * 1989-02-27 1994-01-18 International Business Machines Corporation Logic circuit for task processing
US5519663A (en) * 1994-09-28 1996-05-21 Sci Systems, Inc. Preservation system for volatile memory with nonvolatile backup memory
US6028983A (en) * 1996-09-19 2000-02-22 International Business Machines Corporation Apparatus and methods for testing a microprocessor chip using dedicated scan strings
US6112298A (en) * 1996-12-20 2000-08-29 Texas Instruments Incorporated Method for managing an instruction execution pipeline during debugging of a data processing system
US6169929B1 (en) * 1998-11-10 2001-01-02 Rockwell Technologies, Llc Automatic polling for user interrupts in a programmable controller using relay ladder logic
US6550031B1 (en) * 1999-10-06 2003-04-15 Advanced Micro Devices Inc. Transparently gathering a chips multiple internal states via scan path and a trigger
US6691268B1 (en) * 2000-06-30 2004-02-10 Oak Technology, Inc. Method and apparatus for swapping state data with scan cells
US6959407B2 (en) * 2000-12-29 2005-10-25 Texas Instruments Incorporated Context save and restore using test scan chains
US20020194558A1 (en) * 2001-04-10 2002-12-19 Laung-Terng Wang Method and system to optimize test cost and disable defects for scan and BIST memories
US7058834B2 (en) * 2001-04-26 2006-06-06 Paul Richard Woods Scan-based state save and restore method and system for inactive state power reduction
US6883127B2 (en) * 2001-06-28 2005-04-19 Intel Corporation Comparison circuit and method for verification of scan data
US6771118B2 (en) * 2002-10-30 2004-08-03 Texas Instruments Incorporated System and method for reducing a leakage current associated with an integrated circuit
GB2395302B (en) * 2002-11-13 2005-12-28 Advanced Risc Mach Ltd Hardware driven state save/restore in a data processing system
US7493478B2 (en) * 2002-12-05 2009-02-17 International Business Machines Corporation Enhanced processor virtualization mechanism via saving and restoring soft processor/system states
EP1690102A1 (en) * 2003-12-01 2006-08-16 Nokia Corporation Integrated circuit with leakage control and method for leakage control
US7392447B2 (en) * 2004-10-25 2008-06-24 Princeton Technology Corporation Method of using scan chains and boundary scan for power saving

Also Published As

Publication number Publication date
US20050185479A1 (en) 2005-08-25
DE102004004808A1 (de) 2005-08-25

Similar Documents

Publication Publication Date Title
CN101046792A (zh) 易于扩展的多cpu系统
CN1570856A (zh) 用以防止微处理器管线中的停滞的装置及方法
JP2006266835A (ja) 試験装置、試験方法、及び試験制御プログラム
WO2019168675A1 (en) Dynamic memory power management
CN1658181A (zh) 转换装置及其方法
US7774017B2 (en) Semiconductor integrated circuit device
CN1655352A (zh) 储存及设定微电子电路电路状态的方法及装置
CN107743621B (zh) 集成电路输入及输出
CN103885034A (zh) 一种雷达用数字信号处理装置
CN1021147C (zh) 具有共用控制存储器的多处理机控制器
CN101047310A (zh) 过热保护电路与系统电路板
TW200815973A (en) CPU power-on control circuit
US20080238750A1 (en) Intelligent Power Control Peripheral
CN103246623A (zh) Soc计算设备扩展系统
CN100458655C (zh) 一种电源侦测电路及其侦测方法
CN201662798U (zh) 一种端口映射设备转换装置及控制系统
JPS60160727A (ja) 直並列変換回路およびこれを用いた表示駆動装置
US5974527A (en) Register file and operating system thereof
CN1667545A (zh) 具检测基本输入输出系统状态的工作时钟设定方法及装置
CN100351827C (zh) 引脚共用系统
CN1983220B (zh) 多信号源共用信号输入电路
CN1302347C (zh) 内燃机车微机控制系统
CN1154931C (zh) 流水线式-脉冲式-单指令多数据阵列处理结构及其方法
CN110795384B (zh) 一种高效识别文件与地址数据的微处理器
CN1889031A (zh) 一种支持外部存储器接口模式转换的装置和方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication