KR100708462B1 - 천이감시 윈도우를 이용한 lfsr 천이수 감소방법 및 그장치 - Google Patents

천이감시 윈도우를 이용한 lfsr 천이수 감소방법 및 그장치 Download PDF

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Abstract

본 발명은 LFSR의 천이수 감소를 위한 방법 및 이에 이용되는 천이감시 윈도우에 관한 것으로서, LFSR에서 발생하는 천이를 조합회로로 이루어진 TMW 블록이 감시하여, 억제 천이수(k-value)를 넘어 설 경우 멀티플렉서에 신호를 보내 가장 최근에 스캔 체인에 입력된 벡터를 피드백시켜 높은 연관성을 갖는 벡터를 만들어 냄으로써 스캔 이동 천이수를 감소시키는 것을 골자로 한다. 상기 천이감시 윈도우는, LFSR의 앞단에 들어오는 천이를 감지하는 단계, 천이가 감지되면 카운터에 1을 증가시키고 천이가 감지되지 않을 경우 아무 일도 하지 않는 단계, LFSR의 벡터 출력단 중 최하단에서 출력되기 직전의 천이를 감시하는 단계, 천이가 감시되면 카운터에서 1을 빼주고 천이가 감지 되지 않으면 아무 일을 하지 않는 단계, 이렇게 카운터에서 천이감시를 한 결과를 매 클록마다 k-value와 비교하여 k-value 보다 크면 최근에 SCAN에 인가된 벡터가 다시 한번 SCAN에 재인가하고, 작으면 기존의 생성된 LFSR 출력값을 SCAN에 인가하는 단계를 수행한다.
테스트벡터, LFSR, 천이수, 스캔체인

Description

천이감시 윈도우를 이용한 LFSR 천이수 감소방법 및 그 장치 {Method and apparatus for reducing transition number using transition monitoring window}
도1은 종래의 LFSR을 사용하는 LT-RTPG 회로의 블록도.
도2는 본 발명에 따른 LFSR 구조를 나타내는 블록도.
도3은 본 발명의 작용 설명을 위한 패턴 천이수의 예시도.
도4는 s13207의 패턴천이 분포 그래프.
도5는 평균 패턴 천이수와 (n-1)/2의 비교표.
도6은 천이감시 윈도우의 크기를 설명하는 모식도.
도7은 LFSR 크기별 억제 천이수 (k-value) 변화 실험 결과표.
도8은 종래기술과 본 발명을 비교한 실험 결과표.
<도면번호>
LFSR(10) 스캔 체인(12) AND 게이트(11) T 플립플롭(12) LFSR(20) 스캔 체인(22) XOR 게이트(211a) 카운터(212) XOR 게이트(211b) 비교기(213) 멀티플렉서(214)
본 발명은 BIST(built-in self-test)에 사용되는 선형 피드백 쉬프트레지스터 LFSR(Linear Feedback Shift Register)의 개량에 관한 것이다.
BIST(내장된 자체 테스트)는 특히 SoC(시스템온칩)에 적용하기 위한 다양한 형태의 테스트용이화(DFT : Design for Testability) 기법 중 대표적인 것으로서, 시스템온칩의 테스트를 위해 가장 최적의 대안으로 부각되고 있다. BIST 기술의 가장 큰 장점은 외부 테스터를 사용하지 않고 칩 자체적으로 테스트 기능을 수행할 수 있어 고가의 테스터 비용을 절감할 수 있으며 제조 과정뿐 아니라 사용 중에도 테스트가 가능하다는 것이다. BIST를 수행하기 위해 테스트패턴을 입력해야 하는데, 이 테스트패턴 중 한 유형인 의사 임의 패턴을 생성하기 위해서 LFSR(linear feedback shift register)이 많이 사용된다.
종래에는 도1의 블록도에서도 나타내었듯이, LFSR(10)에서 생성되는 패턴의 낮은 연관성으로 인한 스캔 체인(12)에서의 초과 천이 문제(over-transition)를, k개의 입력단을 갖는 k-input AND 게이트(11)와 T 플립플롭(toggle flip-flop)(12)으로 구성된 부가적인 회로를 삽입함으로써 해결하려 하였다. 도1은 종래의 LT-RTPG(low transition random test pattern generator)의 블록구성을 나타낸다.
도1에서, 입력수 k는 토글확률(Toggle Probability)을 통해 결정되는데, 이에 대해서는 실험적인 방법을 통해 k가 2 내지 3일 때가 최적인 것으로 연구되었다. 이렇게 결정된 AND 게이트(11)의 입력에 LFSR(10)이 연결되고, AND 게이트(11)의 출력에 따라 T 플립플롭(12)을 작동시켜 높은 연관성을 갖는 패턴들을 출력하게 된다.
T 플립플롭은 입력값에 토글(즉, 연속적인 입력의 벡터 값이 다른 경우. 이는 천이(transition)에 해당함)이 발생할 때에만 "1"을 출력하고 그렇지 않을 때에는 "0"을 출력하므로 AND 게이트와 결합하여 0의 연관성이 높은 패턴을 스캔 체인(13)에 입력함으로써 저전력 LFSR 구조를 구성하였다(즉, k-input AND 게이트에서 해당의 출력이 1이 될 확률은 1/2k 이고, 이때 발생되는 1을 전후로 하여 T 플립플롭에서 천이가 일어남). 이렇게 인가되는 테스트 패턴은 스캔을 다 채울 때까지 시프트를 하게 되는데 앞서 언급한 높은 연관성을 갖는 패턴들이 인가됨으로써 스캔에서 이동할 때 생기는 천이들을 감소시키게 된다.
상기 선행기술에 의해 수행된 테스트 결과를 살펴보면, ISCAS '89 벤치마크 회로를 사용하여 실험을 진행하였으며 전체적으로 약 30% 정도의 스캔 천이 감소를 보여주고 있다. 하지만 이에 사용된 회로는 s9234보다 작은 회로들에 대해서만 이루어져 실제 수 백, 수 천 개의 스캔을 갖는 큰 회로에 대한 실험은 이루어지지 않아 그 결과를 알 수 없었다. 이는 랜덤 패턴을 위의 블록도에서 제시한 회로를 통해 변형을 가할 때, 오류(fault)를 발견하는데 더 많은 수의 패턴이 필요하게 되기 때문인 것 같다. 실제, 실험 결과에서도 s9234회로에 저전력 패턴이 인가될 때 91.78%의 fault coverage를 얻기 위해 131072개의 패턴이 사용되었음을 알 수 있었다.
종래에 제안된 기술에서도, k-input AND 게이트와 T 플립플롭을 부가적으로 사용하고는 있지만 하드웨어 오버헤드가 그리 크다고 할 수는 없다. 그러나 본 발명자들은 이를 개량하여 스캔 천이 감소율을 더욱 향상시키면서 fault coverage의 손해는 덜한 구조를 고안하기 위해 천이감시 윈도우라는 개념을 창안하고 이를 이용한 저전력 LFSR 구조를 개발하게 되었다.
상기 목적을 달성하기 위하여, 본 발명은 LFSR에서 생성되는 랜덤 패턴이 스캔 체인에 인가될 때의 천이수(k-value)를 천이감시 윈도우(TMW)로 감시하여, 상기 LFSR에서 발생하는 천이가 억제 천이수(k-value)를 넘어 설 경우 가장 최근에 스캔 체인에 입력된 벡터를 피드백시킴으로써 스캔 이동 천이수를 감소시키는, 천이감시 윈도우를 이용한 LFSR 천이수 감소방법을 제공한다.
여기서, 상기 억제 천이수를 감시하기 위한 천이감시 윈도우(TMW)는, TMW 내에서의 천이가 억제 천이수를 넘을 경우 이전에 SCAN에 인가된 것과 같은 벡터를 인가하고, TMW 내부의 천이가 k-value를 넘지 않을 경우에는 LFSR에서 생성된 벡터를 아무런 변형없이 그대로 가하는 것을 특징으로 한다.
상기 천이감시 윈도우는, LFSR의 앞단에 들어오는 천이를 감지하는 단계, 천이가 감지되면 카운터에 1을 증가시키고 천이가 감지되지 않을 경우 아무 일도 하지 않는 단계, LFSR의 벡터 출력단 중 최하단에서 출력되기 직전의 천이를 감시하는 단계, 천이가 감시되면 카운터에서 1을 빼주고 천이가 감지 되지 않으면 아무 일을 하지 않는 단계, 이렇게 카운터에서 천이감시를 한 결과를 매 클록마다 k-value와 비교하여 k-value 보다 크면 최근에 SCAN에 인가된 벡터가 다시 한번 SCAN 에 재인가하고, 작으면 기존의 생성된 LFSR 출력값을 SCAN에 인가하는 단계를 수행한다.
본 발명에서, 천이감시 윈도우의 크기는 LFSR 사이즈의 절반인 것이 바람직하다.
상기 천이감시 윈도우는 LFSR의 앞단으로부터 들어오는 천이를 감지하는 제1 XOR 게이트, 상기 LFSR의 벡터 출력단 중 최하단에 연결되어 출력되기 직전의 천이를 감시하는 제2 XOR 게이트, 제1 및 제2 XOR 게이트와 연결되어, 제1 XOR 게이트에서 천이가 감지되면 1을 증가시키고, 제2 XOR 게이트에서 천이가 감시되면 1을 빼주며, 상기 제1, 제2 XOR 게이트에서 천이가 감지 되지 않으면 아무 일을 하지 않는 카운터, 상기 카운터에서 천이감시를 한 결과를 매 클록마다 k-value와 비교하는 비교기, 비교기의 비교 동작에 의해 카운터의 출력값이 k-value 보다 크면 최근에 SCAN에 인가된 벡터를 다시 한번 SCAN에 재인가 하고, k-value보다 작으면 기존의 생성된 LFSR 출력 벡터를 SCAN에 인가하는 멀티플렉서로 구성된다.
도2는 본 발명에서 새로 제안하는 천이감시 윈도우(transition monitoring window, TMW)를 이용한 저전력 LFSR의 구조도이다. LFSR(20)에서 발생하는 천이를 조합회로로 이루어진 TMW 블록(21)이 감시하여, 억제 천이수(k-value)를 넘어 설 경우 멀티플렉서(23)에 신호를 보내 가장 최근에 스캔 체인(22)에 입력된 벡터를 피드백시켜 높은 연관성을 갖는 벡터를 만들어 냄으로써 스캔 이동 천이수를 감소 시키게 된다.
본 발명에 따른, 천이감시 윈도우를 이용한 저전력 LFSR 구조는 LFSR(20)에서 생성되는 랜덤 패턴이 스캔 체인(22)에 인가되었을 때의 천이수를 계산한 결과가 유사 가우시안 분포를 이루게 된다는 점에 착안하였다. 예를 들어, 도3과 같이 패턴 P1 이 스캔 체인(22)에 완전 인가되었을 때, 화살표로 표시된 바와 같이 패턴 천이수는 7이 된다. 도4는 s13207의 5,000개의 패턴에 대해 각각 패턴 천이수를 계산하여 그래프를 그려보면 유사 가우시안 분포가 되는 것을 보여 주고 있다. 이러한 성질은 LFSR에서 생성되는 랜덤 패턴의 성질에 의한 것이다.
그런데 이러한 패턴 천이수의 평균을 계산해 보면 분포 그래프의 중심축인 약 (n-1)/2과 유사함을 알 수 있다. 도5는 몇 개의 예시 회로에 대해 평균 패턴 천이수와 (n-1)/2 값을 비교한 표이다. 여기서 n은 스캔 입력의 개수이다.
이러한 성질을 이용하여 LFSR 사이즈를 n으로 정하게 되면, LFSR에서 생성되는 평균 패턴 천이수가 약 (n-1)/2 이 되는데, 이때 (n-1)/2에 어떤 값을 더하고 빼서 구해지는 억제 천이수(k-value) 만큼의 천이만을 허용하여 스캔 이동 천이수를 줄이고자 하는 것이 본 발명의 주요 특징이다.
이 때 정해진 k-value 만큼의 천이수를 감시할 장치가 필요한데 그것이 바로 도2에서 TMW 블록(21)으로 표시되어 있는 천이감시 윈도우이다. 천이감시 윈도우(TMW)의 개념을 도6에 나타내었다. 여기서, 천이감시 윈도우의 크기는 LFSR 전체로 할 경우, 도6에서 보는 바와 같이 천이 밀도 TD2가 TD1보다 큰 경우 천이 밀도가 큰 부분이 억제되어 긍정적 효과를 얻을 수 있으나 그 반대의 경우 TD1이 TD2보다 큰 경우에는 오히려 천이 밀도가 작은 TD2가 TD1으로 인해 억제되므로 부정적 효과를 내게 되므로 천이감시 윈도우의 사이즈는 가능한한 작게 설정하는 것이 좋다는 결론에 이르게 된다.
이와 같이, 천이감시 윈도우는 본 발명에서 새롭게 창안한 개념이다. 즉, 기존에는 LFSR의 출력단이나 LFSR 내부 혹은 SCAN의 내부에 부가적인 변형을 가해 저전력 BIST를 구성하였으나 본 방법은 LFSR의 천이 경향을 미리 천이감시 윈도우 (Transition Monitoring Window)를 통해 살펴보고, k-value 계산법에 의해 계산되어진 억제 천이수를 넘는지 안넘는지를 관찰하게 되는 것이다. 만약 TMW 내부의 천이가 k-value를 넘을 경우 멀티플렉싱(MUXing)이 되어 이전에 SCAN에 인가된 것과 같은 벡터가 다시 인가되어 벡터간의 연관성을 높여 저전력 패턴을 생성하게 되고, TMW 내부의 천이가 k-value를 넘지 않을 경우에는 LFSR에서 생성된 벡터를 아무런 변형없이 그대로 가하게 된다.
상기와 같은 개념을 참조하여 앞에서 언급했던 도2의 작용을 보다 구체적으로 설명한다. 이하의 설명은 32 비트 LFSR을 기준으로 할 것이다. 본 발명의 원리는 LFSR의 절반 사이즈인 TMW(Transition Monitoring Window)의 앞단에 들어오는 천이를 XOR 게이트(211a)로 감지하여 천이가 감지되면 4비트 카운터(212)에 1을 증가시키고 천이가 감지되지 않을 경우 아무 일도 하지 않는다. 또한 벡터 출력단인 TMW의 최하단에 XOR 게이트(211b)를 하나 더 추가하여 출력되기 직전의 천이를 감시하여 천이가 감시되면 해당 천이는 TMW를 빠져 나갈 천이이므로 4비트 카운터(212)에서 1을 빼주고 천이가 감지 되지 않으면 아무 일을 하지 않는다. 이렇게 카운터(212)에서 천이감시를 한 결과는 매 클록마다 비교기(213)(k-value 8과 비교하기 위함)와 비교된다. 8 이상이 되어 비교기(213)에서 1을 보내면 멀티플렉서(214)에서 MUXing 되어 최근에 SCAN에 인가된 벡터가 다시 한번 SCAN(22)에 재인가 되어 연관성이 높은 벡터를 가하게 됨으로써 저전력을 구현하였고, 8 이하의 천이가 감지된 경우는 아무 일도 하지 않음으로써 기존의 생성된 LFSR 출력 값을 SCAN(22)에 인가하게 되는 원리이다.
실험을 통해 다양한 크기의 천이감시 윈도우의 크기를 적용해 본 결과, LFSR 사이즈의 절반이 가장 최적화됨을 알 수 있었고 이를 반영하여 천이감시 윈도우의 크기와 억제 천이수 (k-value)를 식으로 표현하면 다음과 같다.
Figure 112005028245617-pat00001
Figure 112005028245617-pat00002
여기서 α는 k-value를 정하는 중요한 요소로서, 억제 천이수를 정하는 기준이 되는 변수이다. 실험을 통하여 α= +1일 때, fault coverage의 손해가 없이 가장 최적의 천이 억제가 되는 것을 알 수 있었고 그 결과는 도7에 나타내었다. 도7a~c에서 TR은 천이 감소 비율을 의미하고, FG는 fault coverage gain, 즉 얼마만큼의 fault coverage에 손해가 있는지를 +, -, = 로 표시하였다. 도7에서 보는 바와 같이 전체적으로 약 60% 정도의 스캔 이동 천이 감소가 일어남을 알 수 있다.
본 발명과 종래기술에 대해서 비교해 보면, 종래에 고안된 방법에서는 ISCAS '89 벤치마크 회로 중 s9234 이하의 회로들에 대해서만 실험을 하였으므로, 도7에서 보인 큰 회로 외에 작은 회로에 대해서도 비교 실험을 하였다. 실험 결과는 도8에 나타내었다. 결과에서 알 수 있듯이, 본 발명이 종래의 방법에 비해fault coverage의 손해 없이 약 30%정도 더 천이를 억제함을 알 수 있다.
테스트 모드에서 인가되는 패턴은 정상 동작시 인가되는 패턴보다 낮은 연관성을 가짐으로 인해 천이 밀도가 높아 천이를 통해 더 많은 전력이 소모되게 된다. 이 때 소모되는 전력이 회로가 견딜 수 있는 범위를 초과할 경우 치명적인 해를 입게 된다. 이를 막기 위해 저전력 테스트가 고려되어야 하는데, 본 발명에서 고안한 장치를 통해 종래의 방법보다 약 30% 정도 더 스캔 이동 천이가 감소되었으며, 또한 종래의 방법과 비교하여 테스트 성능 (즉, fault coverage측면)에서도 손실이 없는 것으로 나타났다.

Claims (13)

  1. LFSR에서 생성되는 랜덤 패턴이 스캔 체인에 인가될 때의 천이수(k-value)를 천이감시 윈도우(TMW)로 감시하여, 상기 LFSR에서 발생하는 천이가 억제 천이수(k-value)를 넘어 설 경우 가장 최근에 스캔 체인에 입력된 벡터를 피드백시킴으로써 스캔 이동 천이수를 감소시키는, 천이감시 윈도우를 이용한 LFSR 천이수 감소방법.
  2. 제1항에 있어서, 상기 억제 천이수를 감시하기 위한 천이감시 윈도우(TMW)는,
    TMW 내에서의 천이가 억제 천이수를 넘을 경우 이전에 SCAN에 인가된 것과 같은 벡터를 인가하고, TMW 내부의 천이가 k-value를 넘지 않을 경우에는 LFSR에서 생성된 벡터를 아무런 변형없이 그대로 가하는 것을 특징으로 하는, 천이감시 윈도우를 이용한 LFSR 천이수 감소방법.
  3. 제1항에 있어서, 상기 천이감시 윈도우는
    LFSR의 앞단에 들어오는 천이를 감지하는 단계,
    천이가 감지되면 카운터에 1을 증가시키고 천이가 감지되지 않을 경우 아무 일도 하지 않는 단계,
    LFSR의 벡터 출력단 중 최하단에서 출력되기 직전의 천이를 감시하는 단계,
    천이가 감시되면 카운터에서 1을 빼주고 천이가 감지 되지 않으면 아무 일을 하지 않는 단계,
    이렇게 카운터에서 천이감시를 한 결과를 매 클록마다 k-value와 비교하여 k-value 보다 크면 최근에 SCAN에 인가된 벡터가 다시 한번 SCAN에 재인가하고, 작으면 기존의 생성된 LFSR 출력값을 SCAN에 인가하는 단계를 수행하는 것을 특징으로 하는, 천이감시 윈도우를 이용한 LFSR 천이수 감소방법.
  4. 제1항에 있어서, 천이감시 윈도우의 크기는 LFSR 사이즈의 절반인 것을 특징으로 하는, 천이감시 윈도우를 이용한 LFSR 천이수 감소방법.
  5. 제1항에 있어서, 천이감시 윈도우의 크기는
    Figure 112005028245617-pat00003
    으로 계산되는 것을 특징으로 하는, 천이감시 윈도우를 이용한 LFSR 천이수 감소방법.
  6. 제1항에 있어서, 억제 천이수 (k-value)는
    Figure 112006092037203-pat00017
    (α는 +1)
    로 계산되는 것을 특징으로 하는, 천이감시 윈도우를 이용한 LFSR 천이수 감소방법.
  7. 삭제
  8. LFSR에서 생성되는 랜덤 패턴이 스캔 체인에 인가될 때의 천이수(k-value)를 감시하여, 상기 LFSR에서 발생하는 천이가 억제 천이수(k-value)를 넘어 설 경우 가장 최근에 스캔 체인에 입력된 벡터를 피드백시킴으로써 스캔 이동 천이수를 감소시키도록 하기 위하여,
    LFSR의 앞단으로부터 들어오는 천이를 감지하는 제1 XOR 게이트,
    상기 LFSR의 벡터 출력단 중 최하단에 연결되어 출력되기 직전의 천이를 감시하는 제2 XOR 게이트,
    제1 및 제2 XOR 게이트와 연결되어, 제1 XOR 게이트에서 천이가 감지되면 1을 증가시키고, 제2 XOR 게이트에서 천이가 감시되면 1을 빼주며, 상기 제1, 제2 XOR 게이트에서 천이가 감지 되지 않으면 아무 일을 하지 않는 카운터,
    상기 카운터에서 천이감시를 한 결과를 매 클록마다 k-value와 비교하는 비교기,
    비교기의 비교 동작에 의해 카운터의 출력값이 k-value 보다 크면 최근에 SCAN에 인가된 벡터를 다시 한번 SCAN에 재인가 하고, k-value보다 작으면 기존의 생성된 LFSR 출력 벡터를 SCAN에 인가하는 멀티플렉서로 구성되는 천이감시 윈도 우.
  9. 제8항에 있어서, 천이감시 윈도우의 크기는 LFSR 사이즈의 절반인 것을 특징으로 하는 천이감시 윈도우.
  10. 제8항에 있어서, 천이감시 윈도우의 크기는
    Figure 112005028245617-pat00005
    의 식으로 계산되는 것을 특징으로 하는 천이감시 윈도우.
  11. 제8항에 있어서, 억제 천이수 (k-value)는
    Figure 112006092037203-pat00018
    (α는 +1)
    의 식으로 계산되는 것을 특징으로 하는 천이감시 윈도우.
  12. 삭제
  13. 제8항에 기재된 천이감시 윈도우를 이용하여 LFSR의 천이수를 감소시키는 장 치가,
    테스트벡터 신호를 출력하는 LFSR,
    LFSR로부터 출력되는 신호를 테스트대상 회로(CUT)에 주사하는 스캔체인,
    LFSR의 앞단으로부터 들어오는 천이를 감지하는 제1 XOR 게이트,
    상기 LFSR의 벡터 출력단 중 최하단에 연결되어 출력되기 직전의 천이를 감시하는 제2 XOR 게이트,
    제1 및 제2 XOR 게이트와 연결되어, 제1 XOR 게이트에서 천이가 감지되면 1을 증가시키고, 제2 XOR 게이트에서 천이가 감시되면 1을 빼주며, 상기 제1, 제2 XOR 게이트에서 천이가 감지 되지 않으면 아무 일을 하지 않는 카운터,
    상기 카운터에서 천이감시를 한 결과를 매 클록마다 k-value와 비교하는 비교기,
    비교기의 비교 동작에 의해 카운터의 출력값이 k-value 보다 크면 최근에 SCAN에 인가된 벡터를 다시 한번 SCAN에 재인가 하고, k-value보다 작으면 기존의 생성된 LFSR 출력 벡터를 SCAN에 인가하는 멀티플렉서를 포함하는, 천이감시 윈도우를 이용한 LFSR 천이수 감소장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5066684B2 (ja) * 2006-03-28 2012-11-07 国立大学法人九州工業大学 生成装置、生成方法、生成方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体
JP5017604B2 (ja) * 2006-09-27 2012-09-05 国立大学法人九州工業大学 生成装置、生成方法、この方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体
JP5537158B2 (ja) 2007-02-12 2014-07-02 メンター グラフィックス コーポレイション 低消費電力スキャンテスト技術および装置
US7779320B2 (en) * 2008-02-21 2010-08-17 Lsi Corporation Low power scan shifting with random-like test patterns
US8806416B1 (en) * 2013-02-28 2014-08-12 Qualcomm Incorporated Method and circuit to implement a static low power retention state
US9933481B2 (en) * 2013-11-28 2018-04-03 Telefonaktiebolaget Lm Ericsson (Publ) Testing a feedback shift-register
CN107957543A (zh) * 2017-11-08 2018-04-24 天津国芯科技有限公司 一种测试随机数发生器的测试电路
US10962595B1 (en) * 2017-12-04 2021-03-30 Synopsys, Inc. Efficient realization of coverage collection in emulation
US11082544B2 (en) 2018-03-09 2021-08-03 Microchip Technology Incorporated Compact timestamp, encoders and decoders that implement the same, and related devices, systems and methods

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2282307A (en) * 1993-09-24 1995-03-29 Ibm Disabling display unit when image is unchanged
US6421754B1 (en) * 1994-12-22 2002-07-16 Texas Instruments Incorporated System management mode circuits, systems and methods
US5907238A (en) * 1996-12-16 1999-05-25 Trw Inc. Power source monitoring arrangement and method having low power consumption
US6816990B2 (en) * 2002-01-28 2004-11-09 International Business Machines Corporation VLSI chip test power reduction
US7233164B2 (en) * 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
DE102004004808A1 (de) * 2004-01-30 2005-08-25 Infineon Technologies Ag Verfahren und Vorrichtung zum Sichern und Einstellen eines Schaltungszustandes einer mikroelektronischen Schaltung
JP4094570B2 (ja) * 2004-03-02 2008-06-04 株式会社東芝 乱数検査回路、乱数生成回路、半導体集積装置、icカードおよび情報端末機器
US7308048B2 (en) * 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
US7386777B2 (en) * 2004-04-05 2008-06-10 Verigy (Singapore) Pte. Ltd. Systems and methods for processing automatically generated test patterns

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