CN1643477A - 用于调节数字处理部件供电电平的装置以及操作此装置的方法 - Google Patents

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Abstract

本发明公开了调节有可变工作频率数字处理部件(100)的供电电平(VDD)的控制电路(125)。此控制电路(125)由N个延时元件(201)和电源功率调节电路(210、215、220)组成。N个延时元件(201)是通过串联连接的。每个元件都有一个由VDD值测定的延时D。这样施加到首个延时元件(201A)输入端的时钟脉冲会通过N个延时元件(201N)相继传送。电源功率调节电路(210、215、220)可以调节VDD，并且可以用来(i)监测至少K延时元件(201)和K+1延时元件(201)的输出，(ii)测定时钟脉冲已经到达K延时元件(201)的输出，但还没有到达K+1延时元件(201)的输出，以及(iii)产生一个可以调节VDD响应的控制信号。

Description

用于调节数字处理部件供电电平的装置以及操作此装置的方法
技术领域
本发明总的是指向低功耗集成电路，特别是指向用于调节数字处理部件供电功率电平的装置以及操作此装置的方法。
背景技术
最近几年，在集成电路(IC)的速度、功率以及复杂程度方面已经有了很大的进步。例如：专用集成电路(ASIC)芯片，中央处理器(CPU)芯片，数字信号处理器(DSP)芯片等。这些进步使得开发另一些设备中的单一芯片上的系统(SOC)的装置成为可能。SOC装置将所有的(或者几乎所有的)复杂的电子系统集成到单一芯片中，诸如无线接收装置(如，蜂窝电话、电视接收器、以及诸如此类的装置)。
评估电子装置性能的一个重要标准是功耗。对于使用电池工作的便携式装置，设计上做到使其功耗最低是一项最值得考虑的事项。由于使便携式装置的电池寿命最长是一项相当关键的目标，所以将便携式装置中所使用的集成电路的功耗降至最低是至关重要的。最近，使非便携式电子装置中的功耗最小化也变得相当重要。随着消费者和商业用户大范围地使用电子产品，住宅业主和商业经营者的用电费用也随之增长了。电子装置使用的增加是电力需求增长的主要原因，并使美国尤其是加利福尼亚的能源短缺成为更加引人关注的问题。
许多复杂的电子部件，如CPU和DSP，能在各种不同的时钟速度下工作。一般来说，如果电子装置在较慢的速度下工作，其使用的电能较少。这是因为，在一个给定的消耗功率的周期内，传输的信号电平较低。在CPU和DSP中逻辑门开关的速度直接受到与逻辑门相连的供电电平VDD的影响。VDD越大，驱动门电路的电压和电流越大，因而通过门电路的上升时间和传输延迟降低。相反，VDD越小，通过门电路的上升时间和传输延迟增大。这样，如果CPU或DSP必须在相对高的时钟频率下工作，比如800MHz，VDD设定在高电平，如+3.3V或+2.4V。如果CPU或DSP能在相对低的时钟频率下工作，如50MHz，则VDD可设定在低电平，如+1.2V。
遗憾的是，早先的工艺没能对很宽范围的时钟速度提供任何精密调节VDD电平的方法。典型地来讲，DSP或者CPU可能只以两种模式工作：例如：一种+3.3伏的高功率模式，一种+1.2伏的低功率模式。因此，在上述例子当中，如果DSP或者CPU必须在100MHz下而不是50MHz工作，在50MHz下使用的+1.2伏的VDD电平就不能满足在100MHz下工作要求。这样，DSP或者CPU将需要在+3.3伏的VDD下工作。但是，在+3.3伏的VDD电平上，CPU或者DSP会耗掉远远超过100MHz下工作所需要的功率。
因此，在大规模数字集成电路(如DSP、CPU)中，需要有精细调节VDD电平的电路和调节方法，以与很宽范围的时钟速度相匹配。尤其是需要将VDD电平精细调节到最佳的调节电路和方法，以确保大规模数字集成电路的上升时间和传输延迟与大规模集成电路工作的时间速度相匹配。
发明内容
为了解决以上描述的已有技术的不足，本发明的主要目的是要提供一判别通路松弛时间鉴别器，用于动态自适应电压比例调节器。按照一先进的实施方案，引入控制电路对具有可变工作频率的数字处理部件的供电电平(VDD)进行调节。
控制电路由N个延时元件和电源功率调节电路组成。N个延时元件是串联连接的，每个延时元件都有一个取决于VDD数值的延时(D)，施加到第一个延时元件的输入端的时钟脉冲顺次通过N个延时元件传送。
与N个延时元件相关联的电源功率调节电路，具有调节VDD的能力，可以用来(i)监测至少一个K延时元件和一个K+1延时元件的输出，(ii)测定时钟脉冲已经到达K延时元件的输出端，但还没有到达K+1延时元件的输出端，以及(iii)产生一个可以调节VDD如何响应的控制信号。
另一种实施例是，电源功率调节电路测定了时钟脉冲是否在下一个时序的时钟脉冲被施加到第一个延时元件输入端时，已经到达K延时元件输出端，但还没有到达K+1延时元件输出端。
在相关的实施例中，从第一个延时元件输入到第K个延时元件输出的总延时大于数字处理部件的最大延时。
在另一个相关的实施例中，电源功率调节电路进一步可以用来：(i)如果时钟脉冲还没有到达K延时元件输出端时，提高VDD，以及(ii)如果时钟脉冲已以到达K+1延时元件输出端时降低VDD。
在另外一种相关的实施例中，电源调节电路可以进一步地用来监控至少一个K-1延时元件、K延时元件、K+1延时元件以及一个K+2延时元件的输出。按照该实施例，电源调节电路可以进一步用来测定时钟脉冲已经到达K-1延时元件的输出端和K延时元件输出端，但至少还没有到达K+1延时元件输出端。这样电源调节电路可以进一步地用来(i)(a)如果时钟脉冲还没有到达K-1延时元件输出端时，采用相对大的增量级提高VDD；(b)如果时钟脉冲已经到达K-1延时元件输出但没有到达K延时元件输出端时，采用相对小的增量级提高VDD；以及(ii)(a)如果时钟脉冲已经到达K+1延时元件输出端以及K+2延时元件输出端时，采用相对大的增量级减小VDD；(b)如果时钟脉冲已经到达K+1延时元件输出端但没有到达K+2延时元件输出端时，采用相对小的增量级减小VDD。
按照另一种更好的实施例，引入一种具有动态自适应电压定标的数字处理部件组成的数字电路。数字电路可进一步包括一个可以调节的时钟脉冲源，一只功率可调的电源以及用于调节可变电源电平VDD的控制电路。
数字处理部件可以在不同的时钟频率下工作。可调节的时钟脉冲源可以向数字处理部件提供可变的频率。功率可调的电源可以向数字处理部件提供VDD。控制电路由N个延时元件和电源功率调节电路组成。
N个延时元件是串联连接的，每个元件都有一个由VDD值测定的延时D，这样施加到第一只延时元件输出上的时钟脉冲顺次通过N个延时元件传送。与N个延时元件相关联的电源功率调节电路，可以调节VDD，并且可以(i)监测至少一个K延时元件和一个K+1延时元件的输出，(ii)测定时钟脉冲已经到达K延时元件的输出端，但还没有到达K+1延时元件的输出端，以及(iii)产生一个可以调节VDD如何响应的控制信号。
上述内容已经相当全面地概述了本发明的特点和技术先进性。这样本专业的技术人员可以更好地了解以下发明的详细介绍。本发明的其它特点和先进性将在下文中予以介绍。这些内容将构成本发明权利要求的主体。本专业的技术人员应当理解，他们可以为与本发明同样的目的，毫无困难地使用已公开的本发明的概念和专门的实施例作为基础，修改或设计另外的结构。他们也应该认识到，这些等同的结构并未在最大范围内背离本发明的精神和范围。
在了解下面本发明的详细描述之前，最好对本专利文件中通篇使用的一些词语和短语进行定义：术语“包括”以及“由....组成”，还有在此派生的，指没有限制地包括；术语“或者”，是包括意指和/或；短语“与.......相关”以及“与些相关”，以及在此派生的，可以指包括，被包括在内的，互相连接的，包含，包含在内的，连接到或与....连接，插入，并列，与......接近，和........联系或与.........联系，有，有........特点，或类似的含义；术语“电路系统”指任何电路、装置、部件或零件，它们至少控制一种操作，此类电路系统可以，如果情况许可和适合的话，以硬件、软硬件结合，或同样的至少两种的组合的方式实现。某些词语和短句的定义在本专利文件中通篇都有提供，那些普通的专业技术人员应该理解。在很多情况下，如果不是大多数情况的话，此类定义适用于以前，也适用于以后此类定义的词语和短句的使用。
附图说明
为了更完整地理解本发明及其优点，现在参照下面结合附图所作的说明，其中同样的数字表示同样的客体，其中：
图1表示根据本发明的一种典型实施例的数字处理装置的方块图。
图2表示根据本发明的一种典型实施例，更为详尽地表示了图1中的自适应性电压定标(AVS)松弛时间检测器。
图3是根据图2中表示的典型实施例的自适应电压定标(AVS)松弛时间检测器工作的时序图。
图4A是根据本发明的第一个典型实施例的典型的延时元件。
图4B是根据本发明的第二个典型实施例的典型的延时元件。
图5表示根据本发明的另一个实施例的自适应电压定标(AVS)松弛时间检测器。以及
图6表示根据本发明的典型实施例的图1中的数字处理系统中自适应电压定标(AVS)松弛时间检测器的工作方法的流程图。
具体实施方式
下面只是以图解方式讨论图1至图6，以及用来描述本专利文件中的发明原理的各种实施例，不能以任何方式予以引证来限制本发明的范围。那些专业人士将会了解，本发明的基本原理可以在任何适当设计的数字处理装置中得以实施。
图1是本发明的一种代表性的实施例的数字处理装置100的方块图。数字处理装置100包括晶体振荡器105，锁相环路(PLL)频率合成器110，自适应电压定标(AVS)时钟发生器115，一只标名DSP/CPU系统的数字处理部件120，自适应电压定标(AVS)松弛时间检测器125，以及自适应电压定标(AVS)电源130。
典型的晶体振荡器105产生一个输出基准频率信号，在此信号中，输出的基准频率取决于压电晶体的机械特性。典型的PLL频率合成器110和晶体振荡器105的输出联接，产生CLKEXT信号，此信号的工作频率是晶体振荡器105提供的基准频率的倍数。CLKEXT信号可以作为一套时钟频率。
典型的AVS时钟发生器115与PLL频率合成器110、数字处理部件120以及AVS松弛时间检测器125的输出连接，并分别作为输入接收CLKEXT信号、频率控制信号以及稳定信号。频率控制信号设定所想要的工作时钟频率fclk，fclk只是CLKEXT信号中某一典型的分数值频率。例如，如果CLKEXT信号为1.6GHz，AVS时钟发生器115可以用4除CLKEXT信号，产生一个400MHz的时钟信号作为CLK信号提供给DSP/CPU系统120。正如下面要较为详细地解释的那样，稳定信号向AVS时钟发生器115指示电源电压VDD已被调节到足以与CLK信号希望得到的时钟速度匹配的水平。当稳定信号得以激活，CLK信号就被施加到DSP/CPU系统120上。
在操作中，如果希望得到的工作频率低于目前的工作频率，系统时钟CLK信号和调节器时钟信号REGCLK两者的频率同时变成新值fregclk＝a(fclk)，这里a是一个不变值，例如a＝1或a＝1/2。如果希望的工作频率高于目前的工作频率，首先改变REGCLK的频率。然后，当VDD电源电压到达新的稳态值时，稳定信号被启动，系统时钟频率更新为fclk＝fregclk/a。如果a＝1，在稳定状态，CLK和REGCLK信号有相同的频率和相位。
一般来说，DSP/CPU系统120可以是用来进行数学计算和可以适当地编程的任何数字处理元件。这意味着数字处理部件120可以被用来处理不同类型的信息，包括声音、图像、视频以及类似信息。按照目前的实施例，DSP/CPU系统120有可变的工作频率，可以连接到AVS时钟发生器115和AVS电源130的输出端。DSP/CPU系统120产生频率控制信号，并与相关的处理系统(未示出)进行输入/输出(I/O)数据通信(所述的未示出的相关处理系统如移动通信单元、计算系统以及类似的系统)。
典型的AVS松弛时间检测器125是一个根据本发明的原理设计的关键的路径松弛时间识别器。AVS松弛时间检测器125包括N个延时元件和电源调节电路(参考图2所示)组成，可以控制AVS电源130去调节VDD。N个延时元件是串联连接的，每个元件都有一个由VDD值测定的延时(D)，这样施加到首个延时元件上的输入端的时钟脉冲通过N个延时元件传送。与N个延时元件相关联的电源调节电路可以调节VDD，并且可以用来(i)监测至少一个K延时元件和一个K+1延时元件的输出，(ii)测定时钟脉冲已经到达K延时元件的输出端，但还没有到达K+1延时元件的输出端，以及(iii)产生一个可以调节VDD如何响应的控制信号。
图2更为详细地说明根据本发明的典型实施例的AVS松弛时间检测器125。AVS松弛时间检测器125由N个顺次排列的延时元件201组成，包括典型的延时元件201A，201B，201C和201D，反相器205，状态寄存器210，译码器215，以及数字滤波器220。状态寄存器210还包括双稳定触发器(FF)211以及双稳定触发器(FF)212。译码器215包括反相器216。
在REGCLK时钟信号的脉冲上升边将通过N个序列延时元件201链中的每个延时元件连续传送。N个延时元件201是相同的元件，用与作为DSP/CPU系统120的门电路相同的工艺制成。这样，在N个延时元件链中的每个延时元件的输入(I)和其输出(O)端之间都有一个可变的传输延时D，在实质上与所有其它N个延时元件201的可变传输延时D相等。传输延时据称可以变动，因为电源的电平VDD会影响传输延时D。当VDD增加时，每个延时元件201的传输延时D会降低。当VDD降低时，每个延时元件201的传输延时D会提高。
这样，对于一个给定的VDD值，从第一个延时元件(也就是延时元件201A)的输入端到K个延时元件(也就是延时元件201C)输出端的组合传输延迟为K·D(也就是K乘以D)。典型的延时元件201A，201B，201C和201D将顺次由其对应的延时D1，D2，D(K)以及D(K+1)所标记。从首个延时元件输入到K延时元件输出的组合传输延时，KxD，被用来模拟通过DSP/CPU系统120的最长的传输延时，包括传输延时的安全余量M，在a≠1时通过一个适当的系数进行换标。例如，如果通过DSP/CPU系统120的最长的传输延时小于或等于6D(也就是6个传输延时)，那么K值可以被设定为8，以使K延时元件的输出代表8个传输延时(8D)，安全余量M为两个传输延时。在另一个实施例中，K值可以被设定为7，以使K延时元件的输出表示7个传输延时(7D)，安全余量M为一个传输延时。在再一个实施例中，K值可以被设定为9，以使K延时元件的输出表示9个传输延时(9D)，安全余量M为3个传输延时。
如果VDD值增大，通过DSP/CPU系统120的最长的传输延时减小，如果VDD值减小，通过DSP/CPU系统120的最长的传输延时将增大。但是，因为延时元件201是通过相同的工艺作为DSP/CPU系统120中的门电路而制造的，在K延时元件(也就是延时元件201C)的输出端的组合延时K·D将按比例而变，从而跟踪通过DSP/CPU系统120的最长传输延时。AVS松弛时间检测器125的目的是为了控制VDD的电平，使得在延时元件201A输入端被接收，接收到的REGCLK时钟信号的上升边传输到K延时元件(也就是延时元件201C)的输出端。但在到REGCLK时钟信号接收到下降边时，还不能传输到K+1延时元件的输出端。如果上升边传输到K+1延时元件(也就是延时元件201D)或更远的输出端，那么VDD对于REGCLK时钟信号的目前时钟速度来说是太大了，电能将被浪费。如果上升边没有尽可能地传输K延时元件(也就是延时元件201C)的输出端，那么VDD对于REGCLK时钟信号的目前时钟速度来说是太低了，于是由于通过DSP/CPU系统120的传输延时最长，将会产生错误。
图3是一时序图，说明根据图2中表示的典型实施例的AVS松弛时间检测器125工作的时序图。如图表示了一个解释性的时钟脉冲。最初，REGCLK时钟信号为低电平(逻辑0)。反相器205将REGCLK时钟信号反相，生成REGCLK*时钟信号，此信号将被加到N个延时元件201的每个元件的复位(R)输入端。初始，REGCLK*时钟信号为高电平(逻辑1)，迫使每个延时元件201的输出端(O)为逻辑0。
当REGCLK时钟信号为逻辑1(也就是时钟脉冲的上升边)，REGCLK*时钟信号为逻辑0，从而从所有延时元件201消除复位(R)信号。在第一次传输延时D1以后，延时元件201A的输出端，标为端口1，为逻辑1(如虚线所示)。在第二次传输延时D2以后，延时元件201B的输出端，标为端口2，为逻辑1。时钟脉冲的上升边就这样通过N个延时元件201链持续传输。
在K次传输延时D(K)以后，延时元件201C的输出信号，标为端口K，为逻辑1(如虚线所示)。
在K+1次传输延时D(K+1)以后，延时元件201D的输出端，标为端口K+1，正常情况为逻辑1。但是，REGCLK时钟信号的下降边在K+1传输延时结束之前就已产生。REGCLK时钟信号的下降边引起REGCLK*时钟信号成为逻辑1(也就是上升边)，因此将复位(R)信号施加到所有的N个延时元件201上，将所有的N个延时元件201的输出(O)重新复位为逻辑0。
状态寄存器210中的双稳态触发器(FF)211监控着延时元件201C(也就是端口K)的输出端，状态寄存器210中的双稳态触发器(FF)212监控着延时元件201D(也就是端口K+1)的输出端。REGCLK*时钟信号的上升边导致FF211和FF212在输出信号复位前，读出延时元件201C和201D的输出信号值。这样，延时元件201C和201D的输出状态，称为“状态(A，B)”，在REGCLK时钟信号的每次下降边(也就是REGCLK*时钟信号的上升边)上读出。
在最佳条件下，REGCLK时钟信号的上升边只能尽可能远地传送到K延时元件(也就是延时元件201C)的输出端。这样，在最佳条件下，A＝1，B＝0，状态(A，B)＝10。如果VDD太低，REGCLK时钟信号的上升边不能传送到K延时元件的输出端，则状态(A，B)＝00。如果VDD太高，REGCLK时钟信号的上升边至少可以传送到K+1延时元件的输出端，则状态(A，B)＝11。
译码器215读出状态(A，B)的值，产生控制信号“UP”(上升)，增大VDD；或者，控制信号“DOWN”(下降)，减小VDD。在最佳条件下，状态(A，B)＝10，这样UP＝0，DOWN＝0，VDD不会变化。如果VDD太低，状态(A，B)＝00，这样UP＝1，DOWN＝0，VDD将增大。如果VDD太高，状态(A，B)＝11，这样UP＝0，DOWN＝1，VDD将减小。
根据一典型的实施例，与K延时元件输出信号对应的值A代表原始信号STEADY IN(稳定信号输入)。STEADY IN信号可以在0和1之间传送，直到VDD的值被调节到稳定状态。数字滤波器220接收STEADY IN信号，在将STEADY(稳定)信号输出设定在逻辑1之前，确定何时STEADY IN已经成为稳定的逻辑1上，借此启动AVS时钟发生器115。例如，数字滤波器220可以作为一个计数器，在STEADY信号设为逻辑1之前，对10个连续STEADYIN＝1的值进行计数。如果在计数到10之前，STEADY IN已切换到逻辑0，计数器将复位为零，计数从头开始。
图4A表示根据本发明第一个典型实施例的典型的延时元件201，该延时元件201包括反相器401和或非门402。当复位信号(R)为逻辑1时，迫使或非门402的输出(O)为逻辑0，而与输入(I)无关。当复位信号(R)为逻辑0时，输入信号I可到达或非门402的输出端(O)。这样，如果(R)＝0，在延时元件201的输入信号(I)的上升边由反相器401反相并由或非门401再次反相，这样，在总延时等于反相器401和或非门402的总传输延时后，在延时元件201的输出端(O)处出现上升边。
图4B表示根据本发明第二个典型实施例的延时元件201，该延时元件201由或非门402和奇数个反相器401组成，包括典型的反相器401A和401B，以及或非门402。当复位信号(R)为逻辑1时，或非门402的输出端判为逻辑0，与输入(I)无关。当复位信号(R)为逻辑0时，输入信号I可以到达或非门402的输出端(O)。这样，如果(R)＝0，在延时元件201上的输入信号I的上升边被反相器401A和401B反相了奇数次，最后由或非门再反相一次。这样，发生了偶数次反相，且在总延时等于或非门402和所有反相器401A到401B的总传输延时后，在延时元件201的输出(O)出现上升边。这样，延时元件201的总延时可以用改变延时元件201中的反相器的数量来控制。熟悉本专业的技术人员也会认识到，只要有反相功能的其它类型门电路都可以代替这里的反相器401。一般来说，可使用任何能接收输入信号I并产生反向输出I*的门电路。
图5更详细地说明根据本发明的另一个实施例的AVS松弛时间检测器125。在图2中说明的AVS松弛时间检测器125的第一个实施例生成两个控制信号，名为UP和DOWN，它们可以用相对粗糙的增幅或减幅来调节VDD的电平。按照图5中表示的实施例，AVS松弛时间检测器125生成多个控制信号，它们可以用来通过相对较小或较大的幅度来使VDD的电平增加或减少。
图5中的AVS松弛时间检测器125在很多方面与图2中表示的AVS松弛时间检测器125是相同的。主要不同是在受到监控的延时元件201的输出的数量上。图2中表示的AVS松弛时间检测器125只监控两个延时元件201输出(也就是K和K+1)。图5中的AVS松弛时间检测器125监控多于两个延时元件201的输出。在图5中，状态寄存器210监控着端口R到端口R+P的输出，代表总共P+1延时元件201的输出。
考虑一个典型实施例，该实施例中，在通过DSP/CPU系统120的最长传输延时小于或等于6D(也就是6个传输延时)。如果安全余量M为一个传输延时，P等于3，那么端口R为第7个延时元件的输出端，端口R+1为第8个延时元件的输出端，端口R+2为第9个延时元件的输出端，端口R+3为第10个延时元件的输出端。这4个延时元件输出分别代表K-1延时元件、K延时元件、K+1延时元件以及K+2延时元件的输出。
而且，AVS松弛时间检测器125的任务是控制VDD的电平，以便在延时元件201A的输入端上接收到的REGCLK时钟信号的上升边传输到K延时元件(端口R+1)的输出端，但在接受到REGCLK时钟信号的下降边之前，传输不到K+1延时元件(端口R+2)的输出端。这样，在最佳条件下，状态(K-1，K，K+1，K+2)值＝1100。但是，和在图2中的情况不同，图5中的译码器215可以按照状态(K-1，K，K+1，K+2)值，生成多个具有不同增量等级和减量等级的VDD控制信号。
例如，如果状态(K-1，K，K+1，K+2)值为0000，那么译码器215可以生成一个LARGEUP控制信号，此信号以相对较大的增量级(例如+0.1伏特)提高VDD。可以更为迅速地纠正VDD大的差误。如果状态(K-1，K，K+1，K+2)值为1000，那么译码器215可以生成一个SMALLUP控制信号，此信号以相对较小的增量级(例如+0.01伏特级长)提高VDD。这样，以较小的增量来提高VDD对小误差的矫枉过正。
例如，如果状态(K-1，K，K+1，K+2)值为1111，那么译码器215可以生成一个LARGEDOWN控制信号，此信号以相对较大的增量级(例如-0.1伏特)降低VDD。可以更为迅速地纠正VDD大的差误。如果状态(K-1，K，K+1，K+2)值为1110，那么译码器215可以生成一个SMALL DOWN控制信号，此信号以相对较小的增量级(例如-0.01伏特)降低VDD。这样，以较小的增量来降低VDD，对小的误差不致引起影响。
通过本发明的另一种实施例，例如，状态寄存器210可以监控6个延时元件201输出，因此可以为VDD电平提供更多的粗调和微调。例如，在最佳条件下，状态(K-2，K-1，K，K+1，K+2，K+3)值＝111000。如果状态(K-2，K-1，K，K+1，K+2，K+3)值＝000000，100000，或者110000，那么译码器215可以分别生成LARGE UP，MEDIUM UP或SMALL UP控制信号。如果状态(K-2，K-1，K，K+1，K+2，K+3)值＝111111，111110，或者111100，那么译码器215可以分别生成LARGE DOWN，MEDIUM DOWN或SMALL DOWN控制信号。
在前面的实施例中，AVS松弛时间检测器125的工作是用两个触发器事件来介绍的，即：首次产生的REGCLK时钟信号的上升边和随后的REGCLK时钟信号的下降边，它们被用来进行松弛时间的监测和控制VDD的电平。但是，这仅仅是为了说明，不应被引证来限制本发明的范围。那些专业人士将认识到AVS松弛时间检测器125可以很容易地重新配置，以便首次产生的REGCLK时钟信号的下降边和随后的REGCLK时钟信号的上升边可以被用来作为触发器事件，以监测松弛时间，并控制VDD的电平。
图6表示了流程图600，此图按照本发明的典型实施例，说明了AVS松弛时间检测器125在数字处理系统100中的运转过程。首先，DSP/CPU系统120设定FREQUENCY CONTROL(频率控制)信号值，以建立一个新的标称时钟工作速度(例如50MHz)(处理步骤605)。接着，AVS松弛时间检测器125监测REGCLK信号，并确定松弛时间量，(如果有的话)。按照上面的解释，松弛时间是DSP/CPU系统120中的最长的传输延时和REGCLK时钟信号的脉冲宽度(处理级610)之间的差值。DSP/CPU系统120中最长的传输延时是由在K延时元件201的输出端的总延时KxD表示，REGCLK时钟信号的脉冲宽度是REGCLK时钟信号是在一个上升时钟脉冲边和接下去一个下降时钟脉冲边之间的时间长度。也可认为，REGCLK时钟信号的脉冲宽度可以是REGCLK时钟信号在下降时钟脉冲边和接下去一个上升时钟脉冲边之间的时间长度。如果松弛时间太长，VDD减小(处理步骤615和620)。如果松弛时间太短，VDD增加(处理步骤625和630)。否则，AVS松弛时间检测器125持续监测REGCLK信号，确定松弛时间的大小，(如果有的话)(处理步骤610)。
虽然本发明已被详细介绍，本专业技术人员应了解他们可以在不脱离本发明的原质和范围内，进行各种修改，取代以及更换。

Claims (33)

1.一种用于调节具有各种工作频率的数字处理部件的电源电平(VDD)的控制电路，其特征在于上述的控制电路包括：串联连接的N个延时元件，此N个延时元件的每个元件具有由供电电平(VDD)值测定的延时D，使得加到首个延时元件输出端的时钟脉冲边可以通过上述的N个延时元件顺次得以传输，并且，电源调节电路可以调节VDD，上述的电源调节电路可用来(i)监测至少K延时元件和K+1延时元件的输出，(ii)测定上述的时钟脉冲边已经到达上述的K延时元件的输出端，但还没有到达所说的K+1延时元件的输出端，以及(iii)产生一个可以调节VDD的控制信号。
2.按权利要求1所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路确定所述的时钟脉冲边在下一个时钟脉冲边被加到所述的延时元件输入端时，已经到达所述的K延时元件输出端，但还没有到达所述的K+1延时元件输出端。
3.按权利要求2中所述的用于调节电源电平的控制电路，其特征在于从所述的首个延时元件输入到所述的K延时元件输出的总的延时大于以常数标定的所述的数字处理部件的最大延时。
4.按权利要求2所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路在所述的时钟脉冲边还没有到达所述的K延时元件输出端时，提高供电电平(VDD)。
5.按权利要求2所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K+1延时元件输出端时，降低供电电平(VDD)。
6.按权利要求2所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路可以进一步地用于监测至少一个K-1延时元件，所述的K延时元件，所述的K+1延时元件以及一个K+2延时元件的输出信号。
7.按权利要求6所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路，可以进一步地用于确定所述的时钟脉冲边已经到达所述的K-1延时元件和所述的K延时元件的输出端，还没有到达所述的K+1延时元件的输出端。
8.按权利要求7所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路在所述的时钟脉冲边还没有到达所述的K-1延时元件输出端时，以相对大的增量提高供电电平(VDD)。
9.按权利要求8所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K-1延时元件输出端，但还没有到达所述的K延时元件输出端时，以相对小的增量提高供电电平(VDD)。
10.按权利要求7所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K+1延时元件和所述的K+2延时元件输出端时，以相对大的减量降低供电电平(VDD)。
11.按权利要求10所述的用于调节电源电平的控制电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K+1延时元件输出端，但还没有到达所述的K+2延时元件输出端时，以相对小的减量降低供电电平(VDD)。
12.一种用于调节具有可变工作频率的数字处理部件的电源电平(VDD)的控制电路的工作方法，控制电路工作方法的特征在于包括以下步骤：
向串联的N个延时元件的第一个延时元件的输入端加一时钟脉冲、所述的由供电电平(VDD)值测定的具有延时D的N个延时元件的每一个延时元件是串联的，所述的所加的时钟脉冲边通过所述的N个延时元件顺次传输；
监测至少一个K延时元件和一个K+1延时元件的输出信号；
确定所述的时钟脉冲边已经到达所述的K延时元件的输出端，且还没有到达所述的K+1延时元件的输出端；以及
生成一个能够调节VDD的控制信号。
13.按权利要求12中所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括确定当下一个顺序时钟脉冲加到所述的第一个延时元件输入端时，所述时钟脉冲边已经到达所述的K延时元件输出端，且还没有达到所述的K+1延时元件输出端的步骤。
14.按权利要求13中所述的用于操作调节电源电平VDD的控制电路的方法，其特征是从所述的第一个延时元件输入到所述的K延时元件输出为止总的延时大于由常数标定的所述的数字处理部件的最大延时。
15.按权利要求13所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括在所述的时钟脉冲边还没有到达所述的K延时元件输出端时，提高VDD的步骤。
16.按权利要求13所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括在所述的时钟脉冲边已经到达所述的K+1延时元件输出端时，降低VDD的步骤。
17.按权利要求13所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括监测至少一个K-1延时元件、所述的K延时元件、所述的K+1延时元件以及一个K+2延时元件的输出信号的步骤。
18.按权利要求17所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括所述的时钟脉冲边已经到达所述的K-1延时元件和所述的K延时元件输出端，但没有到达所述的K+1延时元件输出端的确定步骤。
19.按权利要求18所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括在所述的时钟脉冲边还没有到达所述的K-1延时元件输出端时以相对较大的增量值提高VDD的步骤。
20.按权利要求19所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括在所述的时钟脉冲边已经到达所述的K-1延时元件输出端，但还没有到达所述的K延时元件输出端时，以相对较小的增量值提高VDD的步骤。
21.按权利要求18所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括在所述的时钟脉冲边已经到达所述的K+1延时元件以及所述的K+2延时元件输出端时，以相对较大的减量值降低VDD的步骤。
22.按权利要求21所述的用于操作调节电源电平VDD的控制电路的方法，其特征在于进一步包括在所述的时钟脉冲边已经到达所述的K+1延时元件输出端，但还没有到达所述的K+2延时元件输出端时，以相对较小的减量值降低VDD的步骤。
23.一种数字电路，其特征在于包括：
一个能够在不同的时钟频率下工作的数字处理部件；
一个可以调节的能够向所述的数字处理部件提供可变时钟频率的时钟脉冲源；
一个可以调节的能够向所述的数字处理部件提供可变电源电平VDD的电源；以及
用于调节VDD的控制电路，该控制电路包括：
有N个串联连接的延时元件，每个所述的N个延时元件具有一个由VDD值测定的延时D，使得加到首个延时元件的输出端的时钟脉冲边会通过所述的N个延时元件相继传输；以及
有可以调节VDD的电源调节电路，所述的电源调节电路可以：(i)监测至少K延时元件和K+1延时元件的输出，(ii)测定上述的时钟脉冲边已经到达上述的K延时元件的输出端，但还没有到达所说的K+1延时元件的输出端，以及(iii)产生一个可以调节VDD的控制信号。
24.按权利要求23中所述的数字电路，其特征在于所述的电源调节电路，确定当下一个顺序时钟脉冲加到所述的第一个延时元件输入端时，所述的时钟脉冲边已经到达所述的K延时元件的输出，，但还没有到达所述的K+1延时元件的输出端。
25.按权利要求24所述的数字电路，其特征在于所述的第一个延时元件输入到所述的K延时元件输出的总的延时，大于数字处理部件的最大延时。
26.按权利要求24所述的数字电路，其特征在于所述的电源调节电路在所述的时钟脉冲边还没有到达所述的K延时元件输出端时，提高VDD。
27.按权利要求24所述的数字电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K+1延时元件输出端时，降低VDD。
28.按权利要求24所述的数字电路，其特征在于所述的电源调节电路能进一步监测至少一个K-1延时元件、所述的K延时元件、所述的K+1延时元件以及K+2延时元件的输出信号。
29.按权利要求28所述的数字电路，其特征在于所述的电源调节电路能进一步用来确定所述的时钟脉冲边已经到达所述的K-1延时元件和所述的K延时元件输出的输出端，但还没有到达所述的K+1延时元件输出信号端。
30.按权利要求29所述的数字电路，其特征在于所述的电源调节电路在所述的时钟脉冲边还没有到达所述的K-1延时元件输出端时，以相对较大的增量来提高VDD。
31.按权利要求30所述的数字电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K-1延时元件输出端，但还没有到达所述的K延时元件输出端时，以相对较小的增量来提高VDD。
32.按权利要求29所述的数字电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K+1延时元件以及所述的K+2延时元件输出端时，以相对较大的减量来降低VDD。
33.按权利要求32所述的数字电路，其特征在于所述的电源调节电路在所述的时钟脉冲边已经到达所述的K+1延时元件输出端，但还没有到达所述的K+2延时元件输出端时，以相对较小的减量来降低VDD。
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