CN1570896A - 直接存储器存取控制器 - Google Patents
直接存储器存取控制器 Download PDFInfo
- Publication number
- CN1570896A CN1570896A CN200410071422.4A CN200410071422A CN1570896A CN 1570896 A CN1570896 A CN 1570896A CN 200410071422 A CN200410071422 A CN 200410071422A CN 1570896 A CN1570896 A CN 1570896A
- Authority
- CN
- China
- Prior art keywords
- register
- address
- dma
- buffer circle
- transmits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 21
- 238000000034 method Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 2
- GZEYLLPOQRZUDF-UHFFFAOYSA-N 7-(dimethylamino)-4-methylchromen-2-one Chemical compound CC1=CC(=O)OC2=CC(N(C)C)=CC=C21 GZEYLLPOQRZUDF-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
通过在同一电路中执行矩形块传送和环形缓冲区传送来缩减电路规模。发明的DMA控制器包括：设定环形缓冲区的起始地址的寄存器、设定当前传送地址的寄存器、设定从起始地址到结束地址的DMA传送数量的寄存器、设定结束地址和起始地址间的差值的寄存器、以及对设定给用来设定从起始地址到结束地址的DMA传送数量的寄存器的DMA传送数量进行计数的计数器。在矩形区域的DMA传送中，将连续区域中的DMA传送数量设定给用于设定从起始地址到结束地址的DMA传送数量的寄存器，将非连续区域的地址增量设定给用于设定结束地址和起始地址之间的差值的寄存器。在计数器107的计数结束时，将寄存器103的值和寄存器105的值求和以得到下一个地址。
Description
技术领域
本发明涉及一种通过DMA(直接存储器存取)系统在存储器和外围设备之间进行数据传送的DMA控制器。
背景技术
为了加速存储器和外围设备之间的数据传送，将DMA控制器用作在存储器和外围设备之间进行数据传送的专用硬件。图2至7说明了相关技术中的DMA控制器。图2和3说明了矩形块传送中来自非连续存储区域的DMA传送。图4示出了用于说明在环形缓冲区上的数据传送的地址空间。图5示出了用于说明在环形缓冲区上的数据传送的地址空间。图6是显示相关技术的DMA控制器中的地址生成器电路的结构示例的方框图。图7是显示使用DMA控制器(DMAC)的通用系统LSI示例的方框图。
在图7中，CPU 701和DMAC 702作为总线主控器连接到高速总线711。ROM 703、RAM 704、SDRAM 706、以及总线桥接器705作为总线从控器连接到高速总线711。总线桥接器705位于高速总线711和低速总线712之间。串行装置707、存储介质装置708以及USB装置709连接到低速总线712。
在图6中，地址生成器电路601在DAMC 702中执行环形缓冲区传送和矩形块传送。
下面来说明矩形块传送的操作。在图像数据存储在图7的SDRAM 706上的情形中，用户可能会希望通过DMA传送方式将部分的图像数据而不是整个图像输入到RAM 704，以进行处理。上述图像例如是蜂窝电话的待机屏幕或者是作为屏幕一部分的天线的图像(指示待机状态)。在如上所述传送部分图像数据的情形中，使用矩形块传送。
在图2和图3所示的矩形块传送的来自非连续存储器区的DMA传送中，图3示出了图像区域301和作为图像区域301的一部分的矩形区域302之间的关系，而图2则示出了在地址空间中的矩形区域302的结构。
为了传送图3中的矩形区域302，对于需要DMA传送的数据长度为L1的区域(连续区域)进行DMA传送，而对于不需要DMA传送的数据长度为L2的区域(非连续区域)不进行DAM传送。参考图2中的地址空间，对诸如从地址201到地址202、从地址203到地址204、以及从地址205到地址206的区域这些区域进行传送，以便传送矩形区域302。
也就是说，一旦传送了具有从起始地址201到地址202的数据长度为L1的数据，不需要对数据长度为L2的区域进行传送，从而传送地址从地址202跳到地址203。相似的，传送具有从地址203到地址204的数据长度为L1的数据，然后传送地址从地址204跳到地址205。这样就执行了一个矩形区域的传送。
下面将描述上面提到的在地址生成电路601中生成矩形地址的操作。从CPU 701到DMAC 702的寄存器设置设定了DMA传送参数。在这个操作中，在寄存器602中设定起始地址，在寄存器606中设定连续区域的DMA传送数量，以及在寄存器605中设定非连续区域的地址增量。
接着，DMA传送开始。通过多路转接器610选择在其中设定有起始地址的寄存器602的值，并将该值设定给保留传送地址输出的寄存器611，以及将该值设定给被提供用来内部定位传送地址的寄存器603。
然后，通过加法器609对保留地址增量的寄存器604的值和保留由多路转接器608选择的传送地址的寄存器603的值进行求和。通过多路转接器610选择结果值，并将其再次提供给寄存器611和寄存器603。
在普通的地址逐一的递增的情形中，地址增量是1；在32位总线的每八位为单位分配地址的情形中，增量为4。假定当前的传送地址为ADC，下一个传送地址为ADN以及增量为AI，则表达式为：ADN＝ADC+AI。
在DMA传送开始时，将在其中设置有DMA传送数量的寄存器606的值载入到计数器607中，并且每个DMA周期计数器607进行递减。计数器607中下溢的发生标志着DMA传送的结束。在这个操作中，多路转接器608选择加法器615的输出，以便增加非连续区域的地址增量，并且再次将寄存器606的值载入计数器607。
加法器615对在其中设置有非连续区域的地址增量的寄存器605和在其中保留有当前传送地址的寄存器603进行求和。假定非连续区域的地址增量为ADR，那么通过表达式ADN＝ADC+ADR+AI给出下一个传送地址ADN。
在这种情况下，对ADR和AI求和，因为连续区域中的最后地址比非连续区域的第一地址要小AI，并且把非连续区域的地址增量加到连续区域的最终地址上，以得出非连续区域的最终地址。
这样，通过切换多路转接器608的选择以跳转到下一个连续区域的起始地址，来执行图3所示的矩形区域的DMA传送。
下面说明环形缓冲区的操作。来自串行装置707或USB装置709的数据存储在诸如串行装置707或USB装置709内部的FIFO这样的存储器中，并由DMAC 702传送到RAM 704或SDRAM 706中。在顺序地接收这样的连续数据的情形中，可以将RAM 704中的某个区域设定为环形缓冲区。
在图4和5所示的用于说明环形缓冲区中的数据传送的地址空间中，数字401表示环形缓冲区的起始地址，数字402表示环形缓冲区的结束地址。
从USB装置709接收到的数据从起始地址401起顺序地存储。一旦到达了地址402，传送地址就返回到地址401。相似的，如果从环形缓冲区读出数据，则从起始地址401处起顺序地读取数据，一旦到达了地址402，则传送地址返回到地址401。
在这里，WP是DMA控制器将数据写入存储器的传送地址，而RP则是DMA控制器从存储器中读取数据的传送地址。WP和RP同步地工作。在图4中，区域M1是写入和读出数据的区域，区域M2是已经在其中写入数据但仍需等待被读出的区域，区域M3是还没有在其中写入数据的区域。
图5示出了从图4中的状态经过了预定的时间并且WP已经在402返回的状态。在区域M4中，第二次写入已经完成并且已经进行了第一次读取，但是还没有读取第二次写入的数据。区域M5是数据已经写入一次和已经读出一次的区域。区域M6是数据已经写入一次和正在等待第一次读出的区域。
为了对环形缓冲区进行数据传送，相关技术的DMA控制器包括：用于指定环形缓冲区的起始地址的寄存器612、用于指定环形缓冲区的结束地址的寄存器613、用于将保留当前传送地址的寄存器603与寄存器613进行比较的比较器，其中，多路转接器610选择保留环形缓冲区的起始地址的寄存器612。(参考例如日本专利公开第4458/1994号)。
在相关技术的方法中，为了对环形缓冲区进行DMA传送，必需增加专用于环形缓冲区的电路，例如用于环形缓冲区的起始地址寄存器和结束地址寄存器以及比较器。
通用DMA控制器必须经常支持诸如前面提到的矩形区域的非连续区域的传送。为了支持所有对这样的通用DMA控制器的辅助特征的需求，所需电路如图6中所示的那样复杂，因而导致较大的电路规模。如果提供多个外围设备和多个通道来执行DMA传送，这个问题尤其突出。
发明内容
本发明解决相关技术中的问题，旨在提供一种在同一个电路中执行矩形块传送和环形缓冲区传送的DMA控制器，以便对环形缓冲区执行DMA传送，从而消除了对专用于环形缓冲区的附加电路的需求，并且缩减了电路的规模。
本发明的第一方面提供了一种生成环形缓冲区地址的DMA控制器，该DMA控制器包括用于设定环形缓冲区的起始地址的第一寄存器、用于设定从环形缓冲区的起始地址到结束地址的DMA传送数量的第二寄存器、以及用于设定环形缓冲区的结束地址和起始地址之间的差值的第三寄存器。
对于这种结构，通过使用通用的第一至第三寄存器电路来执行DMA传送。这消除了对专用于环形缓冲区的附加电路的需求，从而缩减了电路的规模。
本发明的第二个方面提供了根据第一方面的DMA控制器，其中，在包含在一个区域中的矩形区域的DMA传送中，第二寄存器被用作为用于设定在包括矩形区域的连续区域中的DMA传送数量的寄存器。
对于这种结构，在涉及用于设定从环形缓冲区的起始地址到结束地址的DMA传送数量的第二寄存器的同一个电路里，执行矩形块传送和环形缓冲区传送。这缩减了电路的规模。
本发明的第三方面提供了根据第一或第二方面的DMA控制器，其中，在包含在一个区域中的矩形区域的DMA传送中，第三寄存器被用作为用于设定非连续区域的地址增量的寄存器。
对于这种结构，在涉及用于设定环形缓冲区的结束地址和起始地址之间的差值的第三寄存器的同一个电路里，执行矩形块传送和环形缓冲区传送。这缩减了电路的规模。
本发明的第四方面提供了根据第一至第三方面中的任一方面的DMA控制器，该DMA控制器包括：第四寄存器，用于保留当前传送地址；计数器，用于对设定给第二寄存器的DMA传送数量进行计数；以及加法器，当所述计数器已经完成对设定给第二寄存器的DMA传送数量进行计数时，该加法器对第三寄存器的值和第四寄存器的值进行求和。
对于这种结构，通过使用通用的第一至第四寄存器电路以及用于对DMA传送数量进行计数的计数器的电路结构，在同一个电路中执行对于环形缓冲区的DMA传送和矩形区域的DMA传送。这消除了对专用于环形缓冲区域的附加电路的需求，从而缩减了电路的规模。
本发明的第五方面提供了一种用于对环形缓冲区进行DMA传送的程序，其中，在环形缓冲区传送的情形中，该程序使计算机用作向第一寄存器设定环形缓冲区的起始地址的装置，用作向第二寄存器设定从环形缓冲区的起始地址到结束地址的DMA传送数量的装置，用作向第三寄存器设定环形缓冲区的结束地址和起始地址之间的差值的装置；并且在矩形块传送的情形中，所述程序使计算机用作向第一寄存器设定传送起始处的起始地址的装置，用作向第二寄存器设定在包括矩形区域的连续区域中的DMA传送数量的装置，以及用作向第三寄存器设定非连续区域的地址增量的装置。
附图说明
图1是显示根据本发明实施例的DMA控制器中的地址生成器电路的结构的方框图；
图2示出了在地址空间中的矩形区域的结构；
图3示出了在矩形块传送中连续区域和非连续区域的关系；
图4示出了用来说明环形缓冲区的数据传送的地址空间；
图5示出了用来说明环形缓冲区的数据传送的地址空间；
图6是显示相关技术的DMA控制器中的地址生成器电路结构的示例的方框图；
图7是显示使用DMA控制器的通用系统LSI的示例的方框图。
具体实施方式
参考附图来说明本发明的实施例。图1是显示根据本发明实施例的DMA控制器中的地址生成器电路的结构的方框图。
在图1中，地址生成器电路101包括DMA控制寄存器102、105、106，用于保留DMA传送地址的寄存器111，内部控制寄存器103、104，计数器107，多路转接器108、110，以及加法器109。
下面来说明向环形缓冲区进行传送的操作。寄存器102设定环形缓冲区的起始地址。寄存器106设定从环形缓冲区起始地址到结束地址的传送数量。寄存器105通过使用二的补码来设定环形缓冲区的结束地址和起始地址之间的差值。
在DMA传送开始之前，执行控制程序以便对每一个寄存器设定一个用于执行预期的DMA数据传送的值。在DMA传送刚开始之后，多路转接器110将寄存器102的值传送到寄存器111和寄存器103。寄存器111的值作为环形缓冲区的起始地址从DMA控制器中输出。
其后，多路转接器110选择来自加法器109的输出。多路转接器108通常选择用于保留每个DMA传送周期的地址增量的寄存器104。将寄存器104的值和用于保留当前传送地址的寄存器103的值输入到加法器109，从而将寄存器103的值和寄存器104的值的和设定给寄存器111。
这顺序地增加在环形缓冲区的传送区域中的地址。在传送开始的同时，将用来保留环形缓冲区大小信息的寄存器106的值载入到计数器107中，并且计数器107在每个DMA传送周期进行递减。
当DMA传送地址到达环形缓冲区的结束地址时，计数器107下溢。当计数器107下溢时，多路转接器108选择寄存器105。这使得加法器109对寄存器103的值和寄存器105的值进行求和。
通过使用二的补码而将环形缓冲区的结束地址和起始地址之间的差值设定给寄存器105。从寄存器103的值中减去该差值。将环形缓冲区的起始地址设定给寄存器111和103。
假设保留在寄存器103中的当前传送地址为ADC，下一个传送地址为ADN，环形缓冲区的结束地址为ARE以及环形缓冲区的起始地址为ARS，因为将ARS-ARE设定给寄存器105，从而可以得到计数器107发生下溢时的地址计算表达式：ADN＝ADC+(ARS-ARE)。
在计数器107发生下溢的时候，ADC等于环形缓冲区的结束地址ARE，因而ADN＝ARS。下一个传送地址是环形缓冲区的起始地址。通过重复以上操作，在图1中的电路结构中实现向环形缓冲区的数据传送。
为了对矩形区域进行传送，将向寄存器102设定开始DMA传送的起始地址，向寄存器106设定连续区域的DMA传送的数量，向寄存器105设定非连续区域的地址增量。
所述操作与上面提到的环形缓冲区的操作是一样的。当在计数器107中发生下溢时，向由多路转接器108选择的寄存器105设定地址增量。假定非连续区域的地址增量为ADR，下一个传送地址为ADN，以及典型的传送地址增量为AI，则表达式ADN＝ADC+ADR+AI成立。
在相关的技术中，使用两个加法器来执行这个操作。例如，当在32位总线的每8位分配地址执行基于32位的DMA传送的情形中，典型的地址增量为4。在这种情况下，不需要操作ADN＝ADC+ADR+AI。
在一个单独的加法器上使用两种方法来执行这个操作。一种是向用于设定非连续区域的地址增量的寄存器105中设定ADR+4而不是ADR。另外一种是控制加法器再加4。
对于后者，例如在其中每32位分配传送地址的基于32位的DMA传送中，地址的最低两位是0，因此可以把地址的最低两位固定为1以增加3。进一步的，进行进位操作以提供ADN＝ADC+ADR+3+1(进位操作)。
注意，在加法器电路的控制固定的情况中，这个操作对之前提到的环形缓冲区仍然有效。因而，需要向寄存器5中设定ARS-(ARE+4)，以设定环形缓冲区的起始地址和结束地址之间的差值。
如上所述，根据本发明，通过使用寄存器的通用计数器和用于计数DMA传送次数的计数器，可以在同一电路中执行向环形缓冲器的DMA传送以及矩形区域的DMA传送。这消除了对专用于环形缓冲区的附加电路的需求，从而减小了电路规模。
Claims (5)
1.一种生成环形缓冲区地址的DMA控制器，包括：
设定环形缓冲区的起始地址的第一寄存器，
设定从环形缓冲区的起始地址到结束地址的DMA传送数量的第二寄存器，以及
设定环形缓冲区的结束地址和起始地址之间的差值的第三寄存器。
2.根据权利要求1所述的DMA控制器，其中在包含在一个区域的矩形区域的DMA传送中，第二寄存器被用作设定在包括矩形区域的连续区域中的DMA传送数量的寄存器。
3.根据权利要求1或2所述的DMA控制器，其中在包含在一个区域的矩形区域中的DMA传送中，第三寄存器被用作设定非连续区域的地址增量的寄存器。
4.根据权利要求1至3中任一个所述的DMA控制器，进一步包括：
第四寄存器，其保留当前传送地址，
计数器，其对设定给第二寄存器的DMA传送数量进行计数，以及
加法器，当所述计数器已经完成对设定给第二寄存器的DMA传送数量进行计数时，该加法器对第三寄存器的值和第四寄存器的值进行求和。
5.一种用于对环形缓冲区进行DMA传送的程序，其中，在环形缓冲区传送的情形中，该程序使计算机用作向第一寄存器设定环形缓冲区的起始地址的装置，用作向第二寄存器设定从环形缓冲区的起始地址到结束地址的DMA传送数量的装置，用作向第三寄存器设定环形缓冲区的结束地址和起始地址之间的差值的装置，
并且在矩形块传送的情形中，所述程序使计算机用作向第一寄存器设定传送起始处的起始地址的装置，用作向第二寄存器设定在包括矩形区域的连续区域中的DMA传送数量的装置，以及用作向第三寄存器设定非连续区域的地址增量的装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP078049/2003 | 2003-03-20 | ||
| JP2003078049A JP4749657B2 (ja) | 2003-03-20 | 2003-03-20 | Ｄｍａ制御装置 |
| JP078049/03 | 2003-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1570896A true CN1570896A (zh) | 2005-01-26 |
| CN100552653C CN100552653C (zh) | 2009-10-21 |
Family
ID=33292648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100714224A Expired - Lifetime CN100552653C (zh) | 2003-03-20 | 2004-03-20 | 直接存储器存取控制器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7500028B2 (zh) |
| JP (1) | JP4749657B2 (zh) |
| CN (1) | CN100552653C (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100498748C (zh) * | 2007-11-16 | 2009-06-10 | 威盛电子股份有限公司 | 计算机系统及直接内存访问传输方法 |
| CN102184150A (zh) * | 2011-04-01 | 2011-09-14 | 昆山酷威微电子科技有限公司 | 高功能环形缓冲缓存系统及其控制方法 |
| CN101636721B (zh) * | 2006-11-28 | 2011-10-26 | Lm爱立信电话有限公司 | 用于处理未知长度传输的dmac |
| CN101339541B (zh) * | 2008-08-11 | 2012-06-06 | 无锡中星微电子有限公司 | 一种dma数据传输方法及dma控制器 |
| CN109933553A (zh) * | 2019-02-28 | 2019-06-25 | 厦门码灵半导体技术有限公司 | 一种控制系统及其设计方法、一组控制系统、电子装置 |
| CN113900974A (zh) * | 2021-12-07 | 2022-01-07 | 睿思芯科(深圳)技术有限公司 | 一种存储装置、数据存储方法及相关设备 |
| CN114756490A (zh) * | 2022-03-21 | 2022-07-15 | 奥比中光科技集团股份有限公司 | 一种dma数据搬运方法及装置 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7660916B2 (en) * | 2005-06-16 | 2010-02-09 | Agere Systems Inc. | Emulation of independent active DMA channels with a single DMA capable bus master hardware and firmware |
| US7650440B2 (en) * | 2006-07-25 | 2010-01-19 | Microchip Technology Incorporated | Peripheral supplied addressing in a simple DMA module |
| JP2008071054A (ja) * | 2006-09-13 | 2008-03-27 | Ricoh Co Ltd | データ転送制御方法、データ処理装置及び画像処理装置 |
| FR2913785B1 (fr) * | 2007-03-13 | 2009-06-12 | St Microelectronics Sa | Gestion de memoire tampon circulaire |
| US7916728B1 (en) | 2007-09-28 | 2011-03-29 | F5 Networks, Inc. | Lockless atomic table update |
| KR101227603B1 (ko) * | 2008-03-19 | 2013-01-29 | 삼성전자주식회사 | 복합기와 이동식 저장 장치의 데이터를 송수신하는 방법 및이를 실행하는 화상형성장치 |
| US8306036B1 (en) | 2008-06-20 | 2012-11-06 | F5 Networks, Inc. | Methods and systems for hierarchical resource allocation through bookmark allocation |
| US8769681B1 (en) | 2008-08-11 | 2014-07-01 | F5 Networks, Inc. | Methods and system for DMA based distributed denial of service protection |
| US8447884B1 (en) | 2008-12-01 | 2013-05-21 | F5 Networks, Inc. | Methods for mapping virtual addresses to physical addresses in a network device and systems thereof |
| US8112491B1 (en) | 2009-01-16 | 2012-02-07 | F5 Networks, Inc. | Methods and systems for providing direct DMA |
| US8103809B1 (en) | 2009-01-16 | 2012-01-24 | F5 Networks, Inc. | Network devices with multiple direct memory access channels and methods thereof |
| US8880632B1 (en) * | 2009-01-16 | 2014-11-04 | F5 Networks, Inc. | Method and apparatus for performing multiple DMA channel based network quality of service |
| US9152483B2 (en) | 2009-01-16 | 2015-10-06 | F5 Networks, Inc. | Network devices with multiple fully isolated and independently resettable direct memory access channels and methods thereof |
| US8880696B1 (en) | 2009-01-16 | 2014-11-04 | F5 Networks, Inc. | Methods for sharing bandwidth across a packetized bus and systems thereof |
| US9313047B2 (en) | 2009-11-06 | 2016-04-12 | F5 Networks, Inc. | Handling high throughput and low latency network data packets in a traffic management device |
| US10135831B2 (en) | 2011-01-28 | 2018-11-20 | F5 Networks, Inc. | System and method for combining an access control system with a traffic management system |
| US9036822B1 (en) | 2012-02-15 | 2015-05-19 | F5 Networks, Inc. | Methods for managing user information and devices thereof |
| JP5769868B2 (ja) * | 2012-02-29 | 2015-08-26 | 三菱電機株式会社 | データ転送装置、データ転送方法及びデータ転送プログラム |
| US10033837B1 (en) | 2012-09-29 | 2018-07-24 | F5 Networks, Inc. | System and method for utilizing a data reducing module for dictionary compression of encoded data |
| KR20140085756A (ko) * | 2012-12-27 | 2014-07-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법 |
| US9270602B1 (en) | 2012-12-31 | 2016-02-23 | F5 Networks, Inc. | Transmit rate pacing of large network traffic bursts to reduce jitter, buffer overrun, wasted bandwidth, and retransmissions |
| US10375155B1 (en) | 2013-02-19 | 2019-08-06 | F5 Networks, Inc. | System and method for achieving hardware acceleration for asymmetric flow connections |
| US9864606B2 (en) | 2013-09-05 | 2018-01-09 | F5 Networks, Inc. | Methods for configurable hardware logic device reloading and devices thereof |
| EP3085051A1 (en) | 2013-12-16 | 2016-10-26 | F5 Networks, Inc | Methods for facilitating improved user authentication using persistent data and devices thereof |
| US10015143B1 (en) | 2014-06-05 | 2018-07-03 | F5 Networks, Inc. | Methods for securing one or more license entitlement grants and devices thereof |
| US11838851B1 (en) | 2014-07-15 | 2023-12-05 | F5, Inc. | Methods for managing L7 traffic classification and devices thereof |
| US10182013B1 (en) | 2014-12-01 | 2019-01-15 | F5 Networks, Inc. | Methods for managing progressive image delivery and devices thereof |
| US11895138B1 (en) | 2015-02-02 | 2024-02-06 | F5, Inc. | Methods for improving web scanner accuracy and devices thereof |
| DE102016211386A1 (de) * | 2016-06-14 | 2017-12-14 | Robert Bosch Gmbh | Verfahren zum Betreiben einer Recheneinheit |
| US10972453B1 (en) | 2017-05-03 | 2021-04-06 | F5 Networks, Inc. | Methods for token refreshment based on single sign-on (SSO) for federated identity environments and devices thereof |
| US11855898B1 (en) | 2018-03-14 | 2023-12-26 | F5, Inc. | Methods for traffic dependent direct memory access optimization and devices thereof |
| US11537716B1 (en) | 2018-11-13 | 2022-12-27 | F5, Inc. | Methods for detecting changes to a firmware and devices thereof |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63159961A (ja) | 1986-12-24 | 1988-07-02 | Toshiba Corp | ダイレクトメモリアクセス転送制御装置 |
| JPH02299052A (ja) | 1989-05-12 | 1990-12-11 | Victor Co Of Japan Ltd | Ｄｍａコントローラ |
| US5136582A (en) * | 1990-05-29 | 1992-08-04 | Advanced Micro Devices, Inc. | Memory management system and method for network controller |
| DE69132236T2 (de) * | 1990-08-22 | 2000-11-30 | Sanyo Electric Co., Ltd. | Übertragungssteuerungssystem |
| JPH05173940A (ja) | 1991-12-25 | 1993-07-13 | Seiko Instr Inc | 画像領域ｄｍａ機構 |
| JPH064458A (ja) | 1992-06-18 | 1994-01-14 | Fuji Xerox Co Ltd | Ｄｍａ制御装置 |
| US5708849A (en) * | 1994-01-26 | 1998-01-13 | Intel Corporation | Implementing scatter/gather operations in a direct memory access device on a personal computer |
| JPH07319799A (ja) | 1994-05-24 | 1995-12-08 | Canon Inc | マイクロ・プロセッサー装置 |
| JPH09114969A (ja) | 1995-10-16 | 1997-05-02 | Hitachi Ltd | 画像読み取り装置 |
| JPH1040211A (ja) * | 1996-04-30 | 1998-02-13 | Texas Instr Inc <Ti> | パケット化されたデータ通信インタフェース機器内での直接メモリアクセス優先順位を割り当てるための方法ならびにｄｍａチャンネル回路 |
| JPH10154125A (ja) * | 1996-11-26 | 1998-06-09 | Toshiba Corp | Ｄｍａデータ転送装置および同装置を使用した動画像復号化装置並びにｄｍａデータ転送制御方法 |
| US6202106B1 (en) * | 1998-09-09 | 2001-03-13 | Xilinx, Inc. | Method for providing specific knowledge of a structure of parameter blocks to an intelligent direct memory access controller |
| JP2000315186A (ja) | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| JP2002041445A (ja) * | 2000-05-19 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 高性能ｄｍａコントローラ |
-
2003
- 2003-03-20 JP JP2003078049A patent/JP4749657B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-19 US US10/804,178 patent/US7500028B2/en not_active Expired - Lifetime
- 2004-03-20 CN CNB2004100714224A patent/CN100552653C/zh not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101636721B (zh) * | 2006-11-28 | 2011-10-26 | Lm爱立信电话有限公司 | 用于处理未知长度传输的dmac |
| CN100498748C (zh) * | 2007-11-16 | 2009-06-10 | 威盛电子股份有限公司 | 计算机系统及直接内存访问传输方法 |
| CN101339541B (zh) * | 2008-08-11 | 2012-06-06 | 无锡中星微电子有限公司 | 一种dma数据传输方法及dma控制器 |
| CN102184150A (zh) * | 2011-04-01 | 2011-09-14 | 昆山酷威微电子科技有限公司 | 高功能环形缓冲缓存系统及其控制方法 |
| CN102184150B (zh) * | 2011-04-01 | 2013-08-28 | 昆山酷威微电子科技有限公司 | 高功能环形缓冲缓存系统及其控制方法 |
| CN109933553A (zh) * | 2019-02-28 | 2019-06-25 | 厦门码灵半导体技术有限公司 | 一种控制系统及其设计方法、一组控制系统、电子装置 |
| CN113900974A (zh) * | 2021-12-07 | 2022-01-07 | 睿思芯科(深圳)技术有限公司 | 一种存储装置、数据存储方法及相关设备 |
| CN114756490A (zh) * | 2022-03-21 | 2022-07-15 | 奥比中光科技集团股份有限公司 | 一种dma数据搬运方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100552653C (zh) | 2009-10-21 |
| JP4749657B2 (ja) | 2011-08-17 |
| US20040243740A1 (en) | 2004-12-02 |
| US7500028B2 (en) | 2009-03-03 |
| JP2004287757A (ja) | 2004-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1570896A (zh) | 直接存储器存取控制器 | |
| US6282589B1 (en) | System for sharing data buffers from a buffer pool | |
| CN101036125A (zh) | 具有开发接口适用性的数据处理系统内的掩码 | |
| US10049035B1 (en) | Stream memory management unit (SMMU) | |
| CN1180430A (zh) | 不按顺序执行读写指令的存储器控制器 | |
| JP2010027032A (ja) | Ｆｉｆｏ装置及びｆｉｆｏバッファへのデータ格納方法 | |
| CN1018098B (zh) | 微处理器总线接口单元 | |
| CN115357540B (zh) | 存储系统及其计算存储处理器、固体硬盘和数据读写方法 | |
| JP4855864B2 (ja) | ダイレクトメモリアクセスコントローラ | |
| US7380027B2 (en) | DMA controller and DMA transfer method | |
| CN1795442A (zh) | 用于在主存储器和存储装置之间传送数据的方法和设备 | |
| US7774513B2 (en) | DMA circuit and computer system | |
| US6691182B2 (en) | DMA controller in which bus access ratio can be set | |
| CN1287314A (zh) | 带有具用于一个共用存储器的接口的多个处理器的装置 | |
| US6771271B2 (en) | Apparatus and method of processing image data | |
| US6938118B1 (en) | Controlling access to a primary memory | |
| US6816923B1 (en) | Arbitrating and servicing polychronous data requests in direct memory access | |
| JP2004227580A (ja) | 直接メモリ接近媒体のデータ伝送装置及び方法 | |
| CN117807001B (zh) | 一种基于dma/直接内存访问的任务处理方法及装置 | |
| CN1555169A (zh) | 基于流水线的多队列顺序化缓冲管理电路及方法 | |
| CN1238788C (zh) | 可处理变长数据的先进先出寄存器队列装置及控制方法 | |
| CN1139880C (zh) | 控制芯片组之间具有插队功能的总线仲裁方法 | |
| CN1479310A (zh) | 存取电路 | |
| CN118151837A (zh) | 基于fpga的分散/聚集处理方法、电子设备及存储介质 | |
| JP2002259326A (ja) | Ｄｍａコントローラ及びｄｍａ転送方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151113 Address after: Kanagawa Patentee after: SOCIONEXT Inc. Address before: Osaka Japan Patentee before: Matsushita Electric Industrial Co.,Ltd. |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20091021 |