CN1553499A - 无场氧化绝缘架构闪存单元及其制造方法 - Google Patents
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Abstract
本发明涉及一种无场氧化绝缘架构闪存单元及其制造方法，其制造方法包括：提供一半导体基底并在此半导体基底上形成一第一介电层、一第一导电层及一罩幕层；蚀刻罩幕层以形成多个沿第一方向延伸的第一组件图案；形成多个被上述第一组件图案覆盖的第一组件；施行一第一离子植入程序在第一组件间的半导体基底内分别形成第一掺杂区以隔离上述第一组件；在第一组件间形成一第二介电层；去除第一组件上的罩幕层，露出其内第一导电层；形成多个沿第二方向延伸的字符线，并同时去除未被该字符线所覆盖的第一组件，构成多个被上述第一掺杂区隔离的存储单元；以及施行一第二离子植入程序，在上述存储单元的两侧形成多个源极/漏极区。
Description
技术领域
本发明涉及一种非易失性存储器单元及其制造方法，特别是一种无场氧化绝缘架构闪存单元及其制造方法。
背景技术
电气抹除式可编程只读存储器(EEPROM)为现今信息电子产品所广泛采用的存储元件，原本有存取速度较慢的缺点，然随制备技术的进步，近年已开发出存取速度较快的EEPROM，一般称之为闪存(flash memory)。基本上，典型的闪存是以浮置栅极(floating gate)晶体管结构所构成，当进行程序化步骤而写入数据时，施加一高电压于控制栅极(controlling gate)，使得热电子穿过隧穿氧化层而注入浮置栅极，提高其临界电压；当抹除数据时，则施加一高电压于源极区，使得前述注入到浮置栅极的电子可借由所谓的Fowler-Nordheim隧穿效应，穿过隧穿氧化层而流入源极区，使其回复原有的临界电压。
请参照图1A，显示一公知闪存单元的侧视结构，于一基底10表面形成有场氧化层(field oxide layer；FOX)30以定义出存储单元所在的主动区，而一隧穿氧化层20(tunneling oxide layer)则位于主动区内的基底10表面。浮置栅极40(floating gate)、栅极间介电层(inter-gate dielectric)50以及控制栅极(control gate)60则依序堆栈于隧穿氧化层20以及其邻近的场氧化层30上。而于图1B中，则显示此公知闪存单元于另一个方向上的结构，其还包括位于控制栅极60两侧的一源极区70和一漏极区80，以构成一完整的存储单元。上述场氧化层30除了定义出存储单元所在的主动区外，还可作为存储单元间的一电性隔离结构。此外，上述场氧化层30亦可采用形成于基底内的一浅沟槽隔离物(shallow trench isolation；STI)，以进而缩小存储单元的面积。
然而，在形成如上述场氧化层的一场氧化层或位于基底内的一浅沟槽隔离物等电性隔离结构的过程中，皆需要额外一道光罩以定义出其所在区域，且受限于闪存尺寸缩小的趋势，上述隔离结构仍无可避免地影响到闪存缩减效果。故除了缩小闪存尺寸外，搭配一可具有较小尺寸且具有良好电性绝缘效果的绝缘结构制造方法，将可使得闪存单元尺寸进一步地缩减，以提高单位面积的组件集成度。
发明内容
本发明的主要目的在于克服上述现有技术的缺点而提供一种可具有较小尺寸且具有良好电性绝缘效果的无场氧化绝缘架构闪存单元及其制造方法，以提升整体存储单元的集成度。
本发明的目的可通过如下措施来实现：
一种无场氧化绝缘架构闪存单元的制造方法，依次包括：
提供一半导体基底；
依序在该半导体基底上形成一第一介电层、一第一导电层及一罩幕层；
于该罩幕层内形成多个沿第一方向延伸的第一组件图案；
去除未被上述第一组件图案遮蔽的该第一介电层及第一导电层直至露出该半导体基底，形成多个经图案化的第一介电层及第一导电层所构成的第一组件；
施行一第一离子植入程序，在上述第一组件间的半导体基底内分别形成多个第一掺杂区，以隔离上述各第一组件；
在上述第一组件间形成一第二介电层；
去除上述第一组件上的罩幕层，以露出上述第一导电层；
形成多个沿第一方向延伸的第二导电层，分别覆盖于上述各第一导电层及部份上述第二介电层上；
依序形成一第三介电层及一第三导电层，毯覆地覆盖于上述各第二介电层及第二导电层，并定义该第三介电层及该第三导电层以形成多个沿第二方向延伸的字符线，并同时去除未被上述字符线覆盖的部分上述第一组件，构成多个被上述第一掺杂区隔离的存储单元；以及
施行一第二离子植入程序，在上述存储单元的两侧形成多个源极/漏极区。
该半导体基底为一p型硅基底。
该第一方向正交于该第二方向。
在该半导体基底上形成该第一介电层之前，还包括对该半导体基底表面进行一临界电压离子植入程序。
该存储单元内的该第一导电层与该第二导电层还构成一浮置栅极。
位于该存储单元内部分该字符线内的该第三导电层为一控制栅极。
该第一导电层材质为经n型掺杂的多晶硅。
该第二导电层材质为经n型掺杂的多晶硅。
该第三导电层材质为经n型掺杂的多晶硅。
该罩幕层材质为氮化硅。
上述第一掺杂区为p型掺杂区，且具有介于1×1013～5×1015原子/每平方公分的掺杂浓度。
在施行该第一离子植入程序前，还包括下列步骤：
施行一轻度离子植入程序，在上述第一组件间的半导体基底内形成多个轻度掺杂区；以及
在该等半导体基底表面形成一氧化层。
上述轻度掺杂区为p型掺杂区，且具有介于1×1013～1×1015原子/每平方公分的掺杂浓度。
该第三介电层为一氧化硅-氮化硅-氧化硅层。
该第二离子植入程序包括下列步骤：
施行一轻度离子植入程序，在上述存储单元间的半导体基底内形成多个轻度掺杂区；以及
形成多个间隔物，分别位于上述存储单元的两侧；以及
施行一高剂量的离子植入程序，在上述各存储单元两侧形成多个源极/漏极区。
上述轻度掺杂区为n型掺杂区，且具有介于1×1013～1×1015原子/每平方公分的掺杂浓度。
上述间隔物材质为二氧化硅或氮化硅。
上述存储单元由被上述字符线覆盖的部分上述第一组件、上述第二导电层与部分上述字符线构成。
本发明的目的还可通过如下措施来实现：
一种无场氧化绝缘架构闪存单元，包括：
一半导体基底；
多个存储单元，设置于该半导体基底上；以及
多个电性隔离区域，分别设置于上述存储单元间的半导体基底内，以电性隔离上述存储单元。
上述电性隔离区域包括一p型掺杂区，具有介于1×1013～5×1015原子/每平方公分的掺杂浓度。
在半导体基底上还设置有一隔离层，分别位于上述存储单元间。
该存储单元由一隧穿氧化层、一浮置栅极、一栅间介电层以及一控制栅极依序堆栈而成。
该隔离层材质为二氧化硅。
该浮置栅极部分覆盖于邻近的该隔离层。
本发明相比现有技术具有如下优点：
(1)采用本发明的无场氧化绝缘架构闪存单元制造方法得到的存储单元内无公知的场氧化层或浅沟槽隔离物等隔离结构，可避免上述隔离结构对于整体组件尺寸缩减效果的影响，可形成较高组件集成度的闪存单元。
(2)由本发明的无场氧化绝缘架构闪存单元的制造方法所形成的闪存单元，由于采用多个分别设置于隔离闪存单元间的p型掺杂区作为电性隔离结构之用，其具有介于1×1013～5×1015原子/每平方公分的掺杂浓度，可视实际制备所需而调整此掺杂区域的大小与深度，较公知的场氧化层或浅沟槽隔离物还具有提升整组件集成度的功效。此外，上述p型掺杂区可在定义出组件后，借由一离子植入程序而自然形成，具有减少一道光罩制备的功效。
(3)在本发明的无场氧化绝缘架构闪存单元中，其浮置栅极还部分覆盖于邻近的隔离层上部分，以增大此浮置栅极与共构于字符线内一控制栅极的交叠面积，具有提高此闪存内的控制栅极与浮置栅极间偶合率(couplingratio)的功效。
(4)此外，在本发明的无场氧化绝缘架构闪存单元中，闪存单元间无公知的场氧化层或浅沟槽隔离物等隔离结构，其隧穿氧化层不受公知隔离结构中常见的边角效应影响，可具有较佳的可靠度。
为让本发明的上述目的、特征及优点能更明显易懂，以一较佳实施例并配合附图作详细说明如下：
附图说明
图1A～图1B分别为公知闪存单元结构的侧视图；
图2A～图2M分别为本发明的无场氧化绝缘架构闪存单元在制备流程过程中的侧视图；及
图3A～图3F分别为图2B、2C、2F、2G-2H、2I-2L及2M的相对应俯视结构。
具体实施方式
图2A至图2M显示依据本发明的无场氧化绝缘架构闪存单元的制备流程，而图3A至图3F则显示其相对应的俯视情形。
请参照图2A，首先提供例如为一p型半导体硅基底的基底100，然后进行一临界电压离子植入程序(Vt implant)102，借以调整基底100表面上组件区域内的临界电压。
请参照图2B，接着依序形成第一介电层104、第一导电层106以及罩幕层于基底100上，并通过公知的微影/蚀刻程序以定义罩幕层，于罩幕层内的形成多个沿第一方向延伸且互为平行的第一组件图案108a，此时的俯视情形请参照图3A。在此，第一介电层104、第一导电层106以及罩幕层的材质较佳地分别为二氧化硅、经n型掺杂的多晶硅(n-doped polysilicon)以及氮化硅材料。其形成方法较佳地分别为热氧化法、化学气相沉积法以及化学气相沉积法。而上述膜层的厚度则较佳地分别介于70～100埃、500～2000埃以及500～2000埃。
请参照图2C，接着以这些第一组件图案108a作为蚀刻罩幕，进一步蚀刻去除未被这些第一组件图案108a所遮蔽的第一介电层104a及第一导电层106a直至露出部分的基底100，以在基底100上构成多个分别由图案化的第一介电层104a以及第一导电层106a所构成的第一组件110。接着还进行一第一离子植入程序112，以在这些第一组件110间的基底100内形成沿第一方向延伸的多个第一掺杂区114，此时的俯视情形请参照图3B。
值得注意，在此的第一离子植入程序112是在植入能量介于10～70KeV的条件下，采用如含硼或含铟(In)离子的p型掺质，以于基底100内形成这些具有1×1013～5×1015原子/每平方公分p型掺质浓度的第一掺杂区114。这些第一掺杂区114具有替代公知的场氧化层或浅沟槽隔离物的隔离功效，可作为这些第一组件110间的电性隔离区域，并可视实际制备所需借由调整组件间距、离子植入能量与离子植入剂量，以得到合适的第一掺杂区114，可较公知的场氧化层或浅沟槽隔离物等隔离结构具有较高的组件集成度。而这些第一掺杂区114系于上述第一组件110定义后，再借由一第一离子植入程序112而自然形成，可较公知的场氧化层或浅沟槽隔离物等制备中减少一道光罩程序。
此外，上述的第一掺杂区114较佳地可经由一两步骤的离子植入程序所形成。请参照图2D～图2E，首先施行一低剂量离子植入112a，在植入能量介于15～70Kev的条件下，植入浓度介于1×1013～1×1015原子/每平方公分的含硼或含铟(In)离子的p型掺质，以于基底100内形成这些具有p型掺质的掺杂区114a。接着还形成一氧化层113覆盖于这些第一组件110及其间的基底100上，此氧化层113的厚度介于50～300埃，其形成方法可为化学气相沉积法或热氧化法。然后，还施行一高剂量离子植入112b，在植入能量介于15～70KeV的条件下，植入浓度介于1×1014～5×1015原子/每平方公分的含硼或含铟(In)离子的p型掺质，以在基底100内形成这些具有1×1013～5×1015原子/每平方公分的p型掺质的第一掺杂区114，以作为这些第一组件110的电性隔离区域。
请参照图2F，接着沉积一毯覆性的第二介电层116材料填入于这些第一组件110间并覆盖于这些第一组件图案108a上，并经由一如CMP制备的平坦化程序(未显示)去除高于第一组件图案108a上的第二介电层材料而留下位于这些第一组件图案108a及第一组件110间的第二介电层116。接着还采用一适当的蚀刻程序，例如为一湿蚀刻程序去除这些位于第一组件110上的第一组件图案108a并露出这些第一组件110内的第一导电层106a，此时的俯视情形请参照图3C。上述第二介电层116的材质例如为二氧化硅，其形成方法例如为化学气相沉积法(CVD)，较佳地为高密度电浆加强型化学气相沉积法(HDP CVD)。
请同时参照图2G及图2H，接着还沉积一毯覆性的第二导电层118材料覆盖于这些第一导电层106a以及第二介电层116上，并通过一微影/蚀刻过程定义此第二导电层118材料，以形成多个沿先前第一方向延伸且互为平行的第二导电层118，以接触其下方的第一导电层106a并部份覆盖于两侧的第二介电层116。上述第二导电层118的材质较佳为经n型掺杂的多晶硅。
接着，依序沉积一第三介电层120材料以及一第三导电层122材料毯覆地覆盖于这些第二介电层116以及第二导电层118上，并通过一微影/蚀刻程序以定义此第三介电层120材料以及第三导电层122材料，以形成多个沿第二方向延伸且互为平行的第三介电层120以及第三导电层122以作为控制这些第一组件110的字符线WL之用。在此，字符线WL所延伸的第二方向大体正交于先前第一组件110所排列的第一方向。上述第三介电层120及第三导电层122的材质较佳地分别为氧化硅-氮化硅-氧化硅层(ONO layer)以及经n型掺杂的多晶硅(n-doped polysilicon)，其形成方法较佳地分别为化学气相沉积法及化学气相沉积法，而其膜厚则较佳地分别介于100～170埃以及500～2500埃。
此外，于上述字符线WL的形成过程中，还可利用这些沿第二方向延伸延伸的字符线WL，即由第三介电层120与第三导电层122所构成的堆栈结构为蚀刻罩幕，通过材料间的选择比，在此例如为多晶硅与二氧化硅，同时地蚀刻去除未被这些字符线WL遮蔽的区域内的多晶硅材料，如暴露出的第二导电层118及第一导电层106a等膜层，以露出其内的基底100，最后留下被这些字符线所覆盖部分的第一组件110，并与覆盖于其上的字符线WL内的第三介电层120与第三导电层122结合而形成多个闪存单元10。
制备过程至此，如图2G内所示，上述存储单元10即为本发明的一种无场氧化绝缘架构的闪存单元，其结构包括：
一基底100；多个存储单元10，设置于基底100上；以及多个电性隔离区域，在此显示为第一掺杂区114，分别设置于上述存储单元间的半导体基底内，以电性隔离这些存储单元。此外，基底100上还设置有一隔离层，在此显示为第二介电层116，分别位于这些存储单元10间以作为其电性隔离结构。
而上述存储单元10分别由依序堆栈于基底100上的第一介电层104a、第一导电层106a、第二导电层118、第三介电层120以及第三导电层122所构成。于这些膜层中，第一介电层104a作为隧穿氧化层(tunnel oxide layer)之用，而第二导电层118与第一导电层106a则共构而成一浮置栅极(floatinggate)，而第三介电层120则作为栅间介电层(inter-gate dielectric)，而第三导电层122则作为控制栅极(control gate)之用。
此外，值得注意地，于这些存储单元10间的基底100内并无公知的场氧化层或浅沟槽隔离物等隔离结构，是采用位于基底100内一经p型掺杂的第一掺杂区114以作为其间的电性隔离结构。除此之外，设置于这些闪存单元10上的例如为二氧化硅材质的第二介电层116亦可视为提供这些存储单元10间的电性隔离的一隔离层(insulating layer)。
接着，施行一第二离子植入程序124，以在前述存储单元10两侧所露出的部分基底100内形成多个源极/漏极区126，此时的俯视情形请参照图3D。侧视图图2G系显示图3D内A～A切线内的剖面情形，而侧视图图2H则显示图3D内B～B切线内的剖面情形。
在此，上述的第二离子植入程序124是在植入能量介于15～70KeV的条件下，采用如含磷或含砷离子的n型掺质，植入这些存储单元10两侧所露出的基底100内，以形成这些具有1×1014～5×1015原子/每平方公分的n型掺质浓度的源极/漏极区126作为这些存储单元10的源极或漏极。
请参照图2I及图2J，接着还沉积一层间介电层128材料，填入于这些存储单元10及两侧的基底100上并经过如CMP程序的一适当平坦化程序，以形成材质例如为硼磷硅玻璃(BPSG)的一层间介电层(ILD)128于这些存储单元10及其两侧的基底100上以作为组件隔离之用，并使晶圆表面较为平坦而完成依据本发明的无场氧化绝缘架构闪存的制备流程。此时的俯视情形请参照图3E，侧视图图2I是显示图3E内A’～A’切线内的剖面情形，而侧视图图2J则显示图3E内B’～B’切线内的剖面情形。而侧视图图2K及图2L则分别显示对应于图3E内C’～C’及D’～D’切线内的剖面情形。
请参照图2M，如图2G及图2H中的第二离子植入程序124可为两步骤的离子植入程序，首先施行一轻度离子植入(未显示)，在植入能量介于15～70KeV的条件下，植入如含磷或含砷离子的n型掺质，于这些存储单元10两侧的基底100内形成这些具有1×1013～5×1015原子/每平方公分的n型掺质浓度的轻度掺杂区126’以减低接合漏电流(junction leakage)。接着还形成多个间隔物130于这些存储单元10两侧，此间隔物130的材质为二氧化硅或氮化硅。然后，还施行一较高剂量的离子植入程序(未显示)，在植入能量介于15～70KeV的条件下，植入如含磷或含砷离子的n型掺质，在这些存储单元10两侧的基底100内形成这些具有1×1014～5×1015原子/每平方公分的n型掺质浓度的源极/漏极区126，接着还重复如图2I及图2J所示的流程而完成依据本发明的无场氧化绝缘架构闪存单元的制备流程。此时的俯视情形则请参照图3F，在此图2M则显示对应于第3F图内D～D切线内的剖面情形。
本发明的无场氧化绝缘架构闪存单元的制备流程具有以下特点；
1.使用本发明制造方法所形成的多个沿第一方向延伸第一掺杂区114，如第3B图所示，是作为隔离闪存单元的电性隔离结构之用。可根据实际制备所需而调整此掺杂区域的大小与深度，较公知的场氧化层或浅沟槽隔离物还具有提升整组件集成度的功效。且第一掺杂区114是在定义出第一组件110后，进而借由一第一离子植入程序112而自然形成，可比公知的场氧化层或浅沟槽隔离物等制备中减少一道光罩制备。
2.于本发明中，形成于第一导电层116a上且部份覆盖于两侧的第二介电层116上的第二导电层118可与其下的第一导电层116结合以构成此闪存单元的一浮置栅极(floating gate)，并借由还部分覆盖于第二介电层116上以增大此浮置栅极与共构于字符线内一控制栅极，即为第三导电层122的交叠面积，具有提高此闪存内的控制栅极与浮置栅极间偶合率(coupling ratio)的功效。
3.于本发明中，闪存单元间无公知的场氧化层或浅沟槽隔离物等隔离结构，闪存单元的隧穿氧化层，即第一介电层114a不受上述公知隔离结构中常见的边角效应，如边角凹陷等问题影响，可具有较佳的可靠度表现。
如以上所述，本发明的无场氧化绝缘架构闪存单元的制备流程适用于制作具有与非型(NAND type)排列的闪存阵列，以提供一具有较高组件集成度的闪存产品。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当以后附的权利要求书为准。
Claims (24)
1、一种无场氧化绝缘架构闪存单元的制造方法，包括：
提供一半导体基底；
依序在该半导体基底上形成一第一介电层、一第一导电层及一罩幕层；
在该罩幕层内形成多个沿第一方向延伸的第一组件图案；
去除未被上述第一组件图案遮蔽的该第一介电层及第一导电层直至露出该半导体基底，形成多个经图案化的第一介电层及第一导电层所构成的第一组件；
施行一第一离子植入程序，在上述第一组件间的半导体基底内分别形成多个第一掺杂区，以隔离上述各第一组件；
在上述第一组件间形成一第二介电层；
去除上述第一组件上的罩幕层，以露出上述第一导电层；
形成多个沿第一方向延伸的第二导电层，分别覆盖于上述各第一导电层及部份上述第二介电层上；
依序形成一第三介电层及一第三导电层，毯覆地覆盖于上述各第二介电层及第二导电层，并定义该第三介电层及该第三导电层以形成多个沿第二方向延伸的字符线，并同时去除未被上述字符线覆盖的部分上述第一组件，构成多个被上述第一掺杂区隔离的存储单元；以及
施行一第二离子植入程序，在上述存储单元的两侧形成多个源极/漏极区。
2、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该半导体基底为一p型硅基底。
3、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该第一方向正交于该第二方向。
4、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，在该半导体基底上形成该第一介电层之前，还包括对该半导体基底表面进行一临界电压离子植入程序。
5、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该存储单元内的该第一导电层与该第二导电层还构成一浮置栅极。
6、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，位于该存储单元内部分该字符线内的该第三导电层为一控制栅极。
7、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该第一导电层材质为经n型掺杂的多晶硅。
8、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该第二导电层材质为经n型掺杂的多晶硅。
9、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该第三导电层材质为经n型掺杂的多晶硅。
10、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该罩幕层材质为氮化硅。
11、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，上述第一掺杂区为p型掺杂区，且具有介于1×1013～5×1015原子/每平方公分的掺杂浓度。
12、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，在施行该第一离子植入程序前，还包括下列步骤：
施行一轻度离子植入程序，在上述第一组件间的半导体基底内形成多个轻度掺杂区；以及
在该半导体基底表面形成一氧化层。
13、如权利要求12所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，上述轻度掺杂区为p型掺杂区，且具有介于1×1013～1×1015原子/每平方公分的掺杂浓度。
14、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该第三介电层为一氧化硅-氮化硅-氧化硅层。
15、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，该第二离子植入程序包括下列步骤：
施行一轻度离子植入程序，在上述存储单元间的半导体基底内形成多个轻度掺杂区；以及
形成多个间隔物，分别位于上述存储单元的两侧；以及
施行一高剂量的离子植入程序，在上述各存储单元两侧形成多个源极/漏极区。
16、如权利要求15所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，上述轻度区为n型掺杂区，且具有介于1×1013～1×1015原子/每平方公分的掺杂浓度。
17、如权利要求15所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，上述间隔物材质为二氧化硅或氮化硅。
18、如权利要求1所述的无场氧化绝缘架构闪存单元的制造方法，其特征在于，上述存储单元由被上述字符线覆盖的部分上述第一组件、上述第二导电层与部分上述字符线构成。
19、一种采用权利要求1的方法制造的无场氧化绝缘架构闪存单元，包括：
一半导体基底；
多个存储单元，设置于该半导体基底上；以及
多个电性隔离区域，分别设置于上述存储单元间的半导体基底内，以电性隔离上述存储单元。
20、如权利要求19所述的无场氧化绝缘架构闪存单元，其特征在于，上述电性隔离区域包括一p型掺杂区，具有介于1×1013～5×1015原子/每平方公分的掺杂浓度。
21、如权利要求19所述的无场氧化绝缘架构闪存单元，其特征在于，在半导体基底上还设置有一隔离层，分别位于上述存储单元间。
22、如权利要求21所述的无场氧化绝缘架构闪存单元，其特征在于，该存储单元由一隧穿氧化层、一浮置栅极、一栅间介电层以及一控制栅极依序堆栈而成。
23、如权利要求21所述的无场氧化绝缘架构闪存单元，其特征在于，该隔离层材质为二氧化硅。
24、如权利要求22所述的无场氧化绝缘架构闪存单元，其特征在于，该浮置栅极部分覆盖于邻近的该隔离层。
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