CN1511321A - 模拟前端电路内侧dac回馈 - Google Patents
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Abstract
一种以局部响应最大相似为基础之读/写信道用之模拟前端电路内侧查看DAC回馈。该查看DAC回馈电路可用以施加与该以PRML为基础之读/写信道之一操作准位相关之一模拟讯号至读取信道之模拟前端电路。该查看DAC模拟讯号可被用以校正模拟前端电路之连续时脉滤波器部件之操作参数。该查看DAC回馈电路可用以被设计输入该数字控制噪声至该PRML读/写信道以便在低讯号噪声比(SNR)环境内使该信道之性能为最佳。
Description
背景
计算机硬盘片驱动器，同时已知为固定的软盘机或硬盘机，事实上已经变成计算机系统用的资料储存标准。它们的扩散可能直接是由于其低成本，高储存容量以及可靠度，除了广泛的可利用性之外，功率消耗，快速的资料转换速度以及降低的实体尺寸。
磁盘驱动器通常包括被包围在环境控制的壳体内的一或更多旋转的磁盘片。硬盘机具有数个与磁盘片交界的读/写头。此磁盘驱动器可能还包括与其它装置接合之读取及写入资料用之电子电路。此电子电路与该读/写头耦合并包括控制读写头定位及产生或感测盘片上电磁场用之电路。此电子电路对从一主控装置，例如个人计算机，所接收之资料编码，并将该数据转换为写于盘片上之磁编码。当资料被要求时，此电子电路寻找此资料之位置，感测磁编码，并将编码转换为二进制数字信息。也可施以错误检查及校正以便确保储存及资料的回溯。
读/写头侦测并记录编码的资料为磁通的区域。资料藉由盘片之二连续区域之间的磁通逆转的出现或不出现而被编码。资料可以使用一种已知的「峰值侦测(Peak Detection)」而被读取，藉由该方法，当一通量逆转通过读/写头时。在读/写头内所感测到的电压顶点被侦测。但是，为增加储存密度，降低的顶点振幅，较佳的讯号鉴别以及较高的盘片旋转速度的需求正在使峰值更为接近。因此，峰值侦测方法变得越来越复杂。
已经存在读/写头及编译磁编码中的进展。例如，磁-阻(magneto-resistive，MR)读/写头已经以增加的敏感度及增加的鉴别度而被设计。此外，已知为局部响应最大相似(Partial ResponseMaximum Likelihood，“PRML”)已经被发展。PRML硬盘机功能基于在磁盘驱动器中实施的算法以以驱动电子电路读取由磁通逆转所产生的模拟波形。取代寻找峰值，以PRML为基础的驱动器数字式地取样模拟讯号(“Partial Response”)并性能先进的讯号处理技术以藉由波形决定很像位的图案(“Maximum Likelihood”)。PRML技术容忍较多的磁讯号中的噪声，允许较低品质的盘片及读/写头的使用，其亦增加制造产量及较低的成本。
由于硬盘机通常由例如储存的成本/单位，数据传输速率，功率需求等因子，以及形式(实体尺寸)因子所区分，需要存在能够证实最佳化储存容量，操作速度，可靠度及功率效虑中之成本效益的加强硬盘部件。一区域之例包括用以校正及调整PRML读/写信道之PRMAL电子电路。这些电子电路可以包括用以决定以PRML为基础之读/写信道操作之性能准位的查看DAC电路。此查看DAC在一内部7位数字端口上提供从一内部时脉讯号转换而来之一模拟输出讯号及资料。此模拟讯号与外部硬件及软件装置一起使用以决定PRML电子电路用之操作的准位。当PRML读/写信道在低于最佳的准位上操作时，外部的硬件及软件装置使用查看DAC输出讯号所提供的信息被用以调整电路至一最佳准位。PRML读/写信道的许多部件在调整期间被校正。此调整/校正操作可能耗费时间，消耗人工，且因此增加PRML读/写信道的成本。
因此，本技术领域需要一PRML读/写信道用之模拟前端内之查看DAC回馈。
综合说明
本发明揭露一种局部响应最大相似(Partial Response MaximumLikelihood，“PRML”)读/写信道用之模拟前端内之查看DAC回馈电路。此查看DAC电路驱动与不同PRML为基础之读写信道之电子部件用之性能准位相关之一模拟讯号。此模拟讯号系从一7位数字端口及一时脉讯号所导出。此模拟讯号可以被提供至外部硬件并为诊断而被使用。
一查看DAC回馈之实施例包括具有一读取电路之一PRML为基础之读写信道，其包括一模拟前端电路，一查看DAC电路以及一查看DAC回馈电路。该模拟前端电路可以包括多个用以处理从磁性资料储存媒体接收之模拟信息之电子部件。此模拟信息可被转换为数字讯号并进一步由用以性能数字讯号处理技术之一数字电路处理。
此查看DAC电路可以被设计为用以转换复数数字讯号至与该等数字讯号相关之一模拟讯号。此模拟讯号在查看DAC输出点被提供。此查看DAC电路具有一输入与具有高速数字讯号之一内部PRML数字端口耦合以及一时脉输入埠与一内部时脉产生器耦合。于一实施例中，一辅助多任务器与该时脉输入耦合并用以有选择性地耦合多个时脉产生器与该查看DAC电路。
此查看DAC回馈电路与该查看DAC输出点耦合。该查看DAC回馈系用以于一校正程序期间有选择性地耦合该查看DAC输出至该模拟前端电路。于该查看DAC输出提供的模拟讯号可被用以诊断PRML读/写信道之性能。于一实施例中，查看DAC回馈电路耦合该查看DAC输出与该模拟前端电路以使PRML读/写信道之性能为最佳。
一种调整以PRML为基础之读写信道之读取电路之方法的实施例，该方法包括步骤：产生与该以PRML为基础之读写信道之一性能准位相关之一模拟讯号，该模拟讯号系从来自一内部数字总线之数字信息中所产生；以及选择性地耦合该模拟讯号至读取该以PRML为基础之读写信道之读取部件用之一模拟前端电路。该查看DAC回馈提供使用现存PRML模拟前端电路之电路以校正该PRML读/写信道之电路。
于一实施例中，产生一模拟讯号之步骤更包括从一伺服时脉讯号及一读/写时脉讯号选择一数字讯号。该被选择的数字时脉讯号以及从该PRML读/写信道用之一内部数字端口接收之一个7位数字资料讯号被转换为与以PRML为基础之读写信道之性能准位相关之模拟讯号。此模拟讯号被提供给该模拟前端电路，最佳化该以PRML为基础之读写信道之部件的性能。
本发明前述的综合说明讨论仅提供概念。此段落中并无任何可被视为定义本发明范围之权利要求之限制的描述。本发明其它的目的及优点将于描述中被说明，其依循或有部份从描述中是明显的，或可能由本发明的实施而学习获得。本发明此等目的及优点可以藉由权利要求中特别指出之结构及组合而被实现及获得。
附图说明
图1说明与一主控装置耦合之例示硬盘机之方块图。
图2说明与一硬盘机使用之读/写信道之方块图。
图3系包括一模拟前端电路，一合成器以及一查看DAC电路之一例示电路之方块图。
图4系具有一模拟前端电路用之查看DAC回馈之电路实施例之方块图。
图5系一查看DAC回馈电路之一实施例电路之方块图。
图6系一查看DAC回馈电路之一实施例之回馈电路图。
图7系一查看DAC回馈电路之一实施例之一辅助多任务器之附图。
图8系调整以PRML为基础之读/写频道用之读取电路用之例示方法之流程图。
详细说明
此处所描述的实施例关于以局部响应最大相似(PartialResponse Maximum Likelihood，“PRML”)为基础之读/写信道。该PRML读/写信道与该硬盘机之读/写头耦合。此处，「耦合」一词被定义为直接连接至或经由一或更多中间部件之非直接的连接。此种中间部件可能包括硬件及以软件为基础之部件。该读/写信道转换来自主控装置之数字资料成为电子脉冲以控制该读/写头磁性地将资料记录至硬盘。在读取操作期间，该读/写信道接收由该读/写头磁性感测之一模拟波形并且将该波形转换为储存于硬盘机上之资料。
所述之实施例提供一种以PRML读/写信道为基础之模拟前端电路内侧之查看DAC回馈。该查看DAC回馈藉由提供一模拟讯号至一模拟前端电路而提供以PRML读/写信道为基础之性能的最佳化。该模拟讯号系与该PRML读/写信道之性能准位有关。该查看DAC讯号系由一回馈电路中之该模拟前端于该PRML电路之校正参作期间处理以便使PRML读/写信道之性能为最佳。查看DAC讯号可以单独被耦合或与其它被提供给模拟前端电路之模拟讯号结合。
此查看DAC回馈藉由提供与PRML读/写信道之性能准位相关之一模拟讯号而提供模拟前端电路之校正。例如，查看DAC回馈电路可以被设计为提供模拟前端电路用之增益校正，连续时间滤波器用之截止频率的校正，以及连续时间滤波器用之激活(boost off)频率。查看DAC回馈可以被设计为校正形成模拟前端电路之电子部件。查看DAC回馈可以进一步被设计为提供数字控制的噪声至PRML读/写信道之一输入。当数字控制的噪声被提供至该输入时，PRML读/写信道可被最佳化以便在低的讯号噪声比(SNR)环境下操作。
本发明将参照附图1至八而被解释。现在参照图1，其表示与一主控装置112耦合之硬盘机100用之方块图。为清楚起见，某些组件，例如伺服/驱动器马达控制，并未被表示出来。硬盘机100包括磁表面及轴码达102，读/写头以及驱动器组件104，前放大器106，一读/写信道108以及一控制器110。前放大器106经由接口114及114与读/写信道108耦合。控制器110经由接口118及120与读/写信道108连接。
为了从硬盘100读取，主控装置1112提供一位置识别器，用以识别资料在硬盘上的位置，例如，一圆柱及区段地址。控制器110接收此地址并决定盘片102上之资料的实体位置。控制器110随后移动读/写头至数据用的适合位置以便在读/写头104下方旋转。当资料在读/写头104下方旋转时，读/写头104感测通量逆转的出现或未出现，产生一串模拟讯号资料。此资料被传送至放大讯号用之前放大器106并经由接口114传送此资料至读/取信道118。如于下文将讨论的内容，读/写信道接收来自前放大器106之放大的模拟波形并将此波形译码为其所代表的数字二进制数据。此数字二进制数据随后经由接口118被传送至控制器110。此控制器110形成硬盘机100与主控装置112的接口，并可以包含额外的功能，例如快取或误差侦测/校正功能，意于增加硬盘机100之操作速度及/或可靠度。
对写入操作而言，主控装置112提供控制器110将被写入的二进制数字数据以及将被写入数据于其中之位置，例如圆柱或区段地址。控制器100移动读/写图104至一指定的位置并经由接口120传送将被写入读/写信道108之二进制数字数据。读/写信道108接收二进制数字数据，将其编码并产生用以驱动该读/写头104之模拟讯号以给予代表该二进制数字资料之适当的磁通量逆转至磁盘片102上。该等讯号经由驱动读/写头104之接口116被传送至前放大器106。
参照图2，表示与图1之硬盘机100使用之支持局部响应最大相似(Partial Response，Maximum Likelihood，“PRML”)编码技术的读/写信道108。为清楚起见，某些组件被省略。该读/写信道108可被实施为使用晶体管用之互补金氧半导体(CMOS)制程且具有0.18微米之有效信道长度之集成电路。可以了解的是，也可使用其它的制程技术及特征尺寸，且此处所揭露的电路可以进一步与其它包括硬盘电子电路，例如硬盘控制逻辑，之电路集积在一起。如已经描述之内容，读/写信道108转换二进制数字信息以及代表盘片102上之磁通量的模拟讯号。该读/写信道108被分为二个主要的区段，读取路径202及写入路径204。
写入信道204包括一平行至串行控制器220，一行程受限编码器(run-length-limited，“RLL”)222，一同位编码器224，一写入前补偿电路228以及一驱动器电路230。该平行至串行转换器220经由接口120以一次8位的方式接收来自主控装置112之资料。转换器220此输入资料形成串行并传送一串行位串至RLL编码器222。RLL编码器222依据盘片102上的记录用之变动长度线制算法将串行位串编码为符号二进制序列。例示的RLL编码器可以使用一个32/33位符号码以确保通量逆转被适当地区隔且不具也通量逆转的长行程(run)资料不被记录。该RLL编码的资料随后被传送至增加一同位至资料的同位编码器224。在例示的同位边码器22 4中，奇同位系用以确保0及1的长行程(long run)不被记录，由于此种被记录资料的磁特性。讯号被传递至动态调整位串脉波宽度以考虑记录程序中的磁失真之写入前补偿电路228。被调整后的讯号被传送至驱动电路230，该驱动电路230经由接口116驱动讯号至前放大器106。前放大器106驱动读/写头104以记录资料。例示的驱动电路230可以包括一拟似射极耦合逻辑(pseudo emitter coupled logic，PECL)驱动器电路，其产生一差动输出至该前放大器106。
读取路径202包括一模拟前端电路206，一模拟至数字转换器(ADC)208，一有限脉冲响应(finite impulse response，FIR)滤波器210，一插入时脉复原(interpolated timing recovery，ITR)电路212，一菲特比(Viterbi)演算译码器214，一同位译码器216，以及一行程受限(RLL)译码器218。由读/写头104从盘片102感测到的放大的磁讯号由读/局部响应最大相似(Partial Response MaximumLikelihood，“PRML”)写信道108经由接口114读取。代表被感测磁讯号的模拟波形首先被传送至模拟前端电路206。模拟前端电路206，如以下的详细描述，清理该模拟讯号以转换为一数字讯号。该被清理的模拟讯号随后被传送至ADC 208，其对该模拟讯号取样并将其转换为一数字讯号。
该数字讯号随后被传送至一FIR滤波器210，以及之后传送至一时脉复原电路212。例示的FIR滤波器210可以是一个10抽头(tap)FIR滤波器。此数字讯号随后被传送至使用数字讯号处理技术决定由数字讯号所代表之二进制位之菲特比演算译码器214。例示的菲特比演算译码器214使用一个32状态的菲特比处理器。由数字讯号所代表的二进制数据随后被传送至同位译码器216，其移动该同位位，随后移动至RLL译码器218。该RLL译码器218译码该二进制的RLL编码符号至真实的二进制数据。此资料随后经由接口118被传送至控制器110。时脉复原电路212可与回馈导向中之模拟前端电路耦合(此处未示出)以调整该模拟前端电路提供时脉补偿。
读取/写入信道108可更包括一查看DAC 234以及一时脉合成器232。该时脉合成器232提供时脉讯号给读取信道224以及写入信道224以同步读取及写入操作。时脉合成器232可以包括一相位锁定回路(phase lock loop，LLP)(未示出)。查看DAC 234系用以监视内部数字讯号至该读/写信道之一内部数字模拟电路。查看DAC 234提供与PRML读/写信道202之数字电路操作用之性能准位相关之一模拟讯号。该模拟讯号从外部被提供给PRML读/写信道。此模拟讯号可以用外部硬件及软件装置而被处理。外部硬件及软件装置可以处理模拟讯号以性能PRML读/写信道之操作的监视及诊断。
现在参照图3，其表示包含一模拟前端电路206，一时脉合成器之一部份232，以及一图2之查看DAC 234之电路的实施例。该模拟前端电路包括一阻抗及抑制控制电路308，一可变增益放大器(variable gain amplifier，VGA)310，一磁阻非对称线性器(magneto-resistive asymmetry linearizer，MRA)312，一连续时间滤波器(continuous time folter，CTF)316，一增益放器318。该模拟前端电路可更包括一偏移校正电路320以及一加总点314。
由读/写头104所感测的磁讯号经由接口114被传送至模拟前端电路。此磁讯号在阻抗及抑制控制电路308被接收。阻抗及抑制控制电路308系一切换电路，其衰减该讯号以考虑任何输入阻抗。该阻抗及抑制控制电路308可以是可程序化的以便在想要的输入阻抗提供可程序化的衰减。此被衰减的讯号随后被传送至放大讯号之VGA 310。该被放大的讯号随后被传送至MRA 312，其为该记录过程所产生的任合扭曲调整该讯号。
此讯号随后被传送至一加总点314，该讯号于该点与一偏移校正电路(OADC)320之逼输出结合。该OADC320校正该模拟讯号以补偿模拟讯号路径中由于来自模拟前端电路206及ADC电路208之组件的处理所造成的偏移。此偏移由OADC电路320在加总点314消除，并传送至CTF 316。CTF 316系用以滤除在模拟讯号中出现的噪声并预先等化该模拟讯号。CTF可以被设计为讯号的激活组件。CTF 316可以是一个低通滤波器或其它能够滤除来自模拟讯号之噪声的装置。此被过滤的讯号随后经由增益放大器318被传输至ADC 208。
时脉合成器232被用以提供一数字时脉讯号至ADC 208。该数字时脉讯号系用以同步读取操作用之时脉。时脉合成器232可以包括一伺服时脉产生器302，一读/写时脉产生器304以及一时脉多任务器306。伺服时脉产生器302提供一伺服时脉讯号以同步读写头定位与读取运作。该读/写时脉产生器304提供一高速读/写时脉讯号，其系用以同步读取运作期间之资料取样并产生写入资料。时脉多任务器306响应由一控制器(未示出)提供之外部控制讯号以耦合该伺服时脉讯号或该读/写时脉讯号至ADC 208。
此查看DAC 234具有一时脉输入324，一资料输入326，以及一查看DAC输出322。查看DAC 234在时脉输入324从时脉多任务器306接收一时脉讯号并在资料输入326从读取信道用之一内部数字端口接收一7位查看DAC讯号。该7位查看DAC讯号包括从其它PRML读/写信道之内部数字组件侦测之高速数字输出讯号。该讯号由PRML读/写信道外部之一处理器选择。
查看DAC 234产生在查看DAC输出322出现之一模拟讯号。该模拟讯号系以7位查看DAC讯号及时脉讯号为基础并且与PRML读/取308信道之性能准位有关。查看DAC 234可以包括一个8位数字模拟转换器电路，用以转换来自时脉多任务器306之时脉讯号以及该高速7位查看DAC讯号。该查看DAC模拟讯号也可被用以与其它读/写信道之诊断及校正用之外部硬件及软件结合使用。
现在参照图4，其表示包括查看DAC回馈电路402及404之电路的实施例。模拟前端电路206包括阻抗及抑制控制电路308，VGA310，MRA312，加总点314，连续时脉滤波器316，增益放大器318，第一查看DAC回馈电路402。第一查看DAC回馈电路包括一第一输入408，一第二输入410，以及一输出412。第一输入408与阻抗及抑制控制电路308之输出耦合。第二输入410在查看DAC输出322与查看DAC耦合，而输出412与VGA 310之一输入耦合。
第一查看DAC回馈电路402选择地耦合阻抗及抑制控制电路308之输出及查看DAC 234与VGA 310。第一查看DAC回馈电路402响应一外部提供的控制讯号提供与耦合的电路234及402相关之一差动电压输出至VGA 310。例如，第一查看DAC回馈电路402响应被提供给第一查看DAC回馈电路402之一第一查看DAC致能讯号而耦合该查看DAC输出322与VGA 310。耦合的查看DAC讯号由模拟前端电路206处理，其于该处被传递至ADC 208。ADC 208产生与已处理的查看DAC讯号相关之一个6位的数字讯号。当第一查看DAC致能讯号未被提供给第一查看DAC回馈电路402，阻抗及抑制控制电路308与VGA 310耦合。
第二查看DAC回馈电路404选择地耦合查看DAC输出322与加总点314。第二查看DAC回馈电路404转换查看DAC输出讯号至差动电流讯号。第二查看DAC回馈电路404响应一外部提供的控制讯号耦合该差动电流讯号与该加总点314。该差动电流讯号在加总点314与MRA312及ODAC 320用之输出讯号结合。被结合的讯号进一步由模拟前端电路206处理并传送至ADC 208。ADC产生与组合讯号相关之一个6位数字讯号。第一查看DAC回馈电路402及第二查看DAC回馈电路404可以被设计为专属地或结合地耦合查看DAC回馈电路234。
在一实施例中，时脉合成器2 32包括一辅助时脉多任务器406。该辅助时脉多任务器具有一第一输入44与伺服时脉产收器302用之一输出耦合以及一第二输入416与该读/写时脉产生器304用之一输出耦合。该辅助时脉多任务器406也包括一输出与查看DAC电路234用之时脉输入324耦合。辅助时脉多任务器406被设计为选择性地耦合在第一输入414提供之伺服时脉讯号及在第二输入416提供之读/写时脉讯号至查看DAC电路234之时脉输入324。辅助时脉多任务器基于外部提供的控制讯号选择是否耦合该伺服时脉或该读/写时脉讯号至该查看DAC输入324。辅助时脉多任务器406允许一时脉的选择，该时脉独立于被提供给由时脉多任务器306所选择之ADC 208之时脉讯号而被提供给查看DAC电路234。
现在参照图5，表示第一查看DAC回馈电路402之实施例。第一查看DAC回馈电路402包括一第一耦合电路502与第一输入408耦合以及一第二耦合电路504与第二输入410耦合。第一查看DAC回馈电路402包括一控制讯号输入506并用以接收一第一查看DAC致能讯号(Enable_View DAC_Feedback_1)。当第一查看DAC致能讯号在控制讯号输入506被接收时，第二耦合电路被开启并在第一查看DAC输出412耦合该查看DAC输出322至VGA 310。第一耦合电路502阻碍来自阻抗及抑制控制电路308之输出，当第一查看DAC致能讯号被接收时。相反地，第一查看DAC回馈电路402耦合来自阻抗及抑制控制电路308之输出至VGA 310，当第一查看DAC致能讯号未在控制讯号输入506被提供时，并阻碍查看DAC输出322。
于一实施例中，第一耦合电路402及第二耦合电路504被设计为一差动切换电路。每一耦合电路502及504包括用以当成通路晶体管(pass transistor)之二NMOS晶体管508。第一耦合电路502之NMOS晶体管508与输入408及输出412串联耦合。第二耦合电路504用之NMOS晶体管508与输入410及输出412串联耦合。第一耦合电路502用之通路晶体管之闸极与控制讯号输入506耦合，并用以接收一反相控制讯号。第二耦合电路504通路晶体管之闸极控制讯号输入506耦合并用以接收该控制讯号。
现在参照图6，表示第二查看DAC回馈电路404之实施例。第二查看DAC回馈电路404具有一差动电压输入602，一控制讯号输入604以及一差动电流输入606。该第二查看DAC回馈电路404系用以基于在差动电压输入602提供之差动输入电压提供一差动输出电流。第二查看DAC回馈电路404响应在控制讯号输入604提供之一控制讯号提供该差动电流输出。
于一实施例中，第二查看DAC回馈电路404包括一尾电流源608以及一差动互导(transconductance)放大器电路620。该尾电流源与一正供应电压点620以及一尾电流源616串联。该尾电流源更进一步与控制讯号输入604耦合。该尾电流源608响应在一控制讯号输入604提供之一控制讯号而在尾电流点提供一尾电流Itail。于一实施例中，尾电流源608包括至少一PMOS晶体管，其源极与正供应电压点620耦合，汲极与尾电流点616耦合且闸极与控制讯号输入604耦合。
差动互导放大器电路620与尾电流点616，电压输入602，以及差动电流输出606耦合。差动互导放大器电路620被用以基于在差动输入602提供之电压讯号以及在尾电流点616提供之尾电流Itail而在差动电流输出606提供差动输出电流。于一实施例中，差动互导放大器电路620包括一第一PMOS晶体管610，一第二PMOS晶体管612，一第一电阻装置614以及一第二电阻装置618。电阻装置614及618每一者与尾电流点616耦合。每一晶体管610及612之汲极与尾电流点616耦合。每一晶体管610及612之汲极与差动电流输出606耦合而闸极与差动电压输入602耦合。第一晶体管610之源极与第一电阻装置614耦合。第二晶体管612之源极与第二电阻装置618耦合。电阻装置614及618具有250欧姆的阻抗。在差动输出606提供之差动电流与在尾电流点616提供之尾电流Itail成正比。
现在参照图7，其表示辅助时脉多任务器406之实施例。辅助多任务器可以包括一伺服时脉选择电路702，一读/写时脉选择电路704以及一控制讯号输入706。伺服时脉选择电路702耦合至伺服时脉输入414。读/写时脉选择电路704耦合至读/写时脉输入416。选择电路702及704被设计用以响应在讯号输入706接收之一控制讯号耦合对应的时脉讯号至查看DAC时脉输入324。
现在参照图8，其表示调整以PRML为基础之读/写信道之读取电路之方法之实施例的流程图。此方法包括产生802与以PRML为基础读取信道之性能准位相关之一模拟讯号之步骤，以及选择性地耦合804该模拟讯号至该PRML读/写信道之一读取电路用之一模拟前端电路。于一实施例中，该模拟讯号系使用来自一内部数字总线之数字信息而产生。
产生802一模拟讯号之步骤可更包括选择来自一伺服时脉产生器及一读/写时脉产生器之一数字讯号。该模拟讯号系由转换复数数字讯号至一模拟讯号而产生。该等数字讯号包括该被选择的数字时脉讯号以及由该PRML读/写信道用之内部数字端口所接收之一7位数字资料讯号。
于一实施例中，选择地耦合步骤804包括耦合该模拟讯号及该读取电路之一可变增益放大器部件。于另一实施例中，选择地耦合模拟讯号步骤804包括耦合该模拟讯号至一内部加总点314。该内部加总点314具有一第一输入与该读取电路用之一ODAC电路耦合，一第二输入与该读取电路之MRA电路耦合，以及一输出与一CTF用之一输入耦合。
在本发明范围内可以实现查看DAC回馈之不同实施。可获得在以PRML为基础之读/写信道之模拟前端电路内侧之查看DAC回馈。查看DAC回馈电路所有部件可与读/写信道被集积于一单一集成电路半导体芯片上。或者是，计算电路之一些或全部组件可以被设置于一或更多在读/写信道外部之集成电路。
虽然本发明已经表示特定的实施例，仍可有所修改。因此在所附的权利要求中包括所有的均等物，涵盖所有此种改变及修改。
Claims (23)
1.一种局部响应最大类似(PRML)读/写信道，包括：
一模拟前端电路，包括电子部件用以处理从一磁性资料储存媒体接收之信息；
一查看数字模拟转换器(DAC)电路，具有一第一输入与具有复数高速数字讯号之一内部PRML数字端口耦合，该查看DAC电路系用以转换该等数字讯号为与该等数字讯号相关之一模拟讯号，该模拟讯号于一查看DAC输出点被提供；以及
一查看DAC回馈电路，与该查看DAC输出点耦合，并用以于一校正程序期间选择地耦合该DAC输出至该模拟前端电路，以使该PRML读/写信道之性能为最佳。
2.如权利要求第1项之PRML读/写信道，更包括：
一合成器电路，用以产生同步该读/写信道用之读及写运作之时脉讯号，该时脉讯号于一辅助合成器输出点被提供；以及
该查看DAC电路具有一第二输入与该辅助合成器输出点耦合，该查看DAC电路系用以转换该等数字讯号及该时脉讯号至与该等数字讯号及该时脉讯号相关之一模拟讯号，该模拟讯号于该查看DAC输出被提供。
3.如权利要求第2项之PRML读/写信道，其中该合成器包括：
一伺服时脉产生器，用以提供用以同步一读/写头位置之一伺服时脉讯号，该伺服时脉讯号于一伺服时脉输出点被提供；
一读/写时脉产生器，用以提供用来同步该PRML读写信道之数据读及写操作用之一读/写时脉讯号，该读/写时脉讯号在一读/写时脉输出点被提供；以及
一辅助多任务器，与该伺服时脉产生器输出及该读/写时脉产生器耦合，该辅助多任务器用以选择性地耦合伺服时脉讯号及在该辅助合成器输出之读/写讯号。
4.如权利要求第3项之PRML读/写信道，其中该模拟前端电路包括一可变增益放大器，具有一输入与该查看DAC回馈电路耦合，该查看DAC回馈电路用以选择性地耦合该查看DAC输出与该可变增益放大器。
5.如权利要求第4项之PRML读/写信道，其中该模拟前端电路包括一阻抗及抑制控制电路，其具有一输入与该查看DAC回馈电路耦合，该查看DAC回馈电路系用以选择性地耦合该阻抗及抑制控制电路与该可变增益放大器电路。
6.如权利要求第5项之PRML读/写信道，其中该查看DAC回馈电路包括一第一耦合电路以及一第二耦合电路，该第一耦合电路与该阻抗及抑制控制电路用之一输出耦合，而该第二耦合电路与该查看DAC输出耦合，该第一耦合电路及该第二耦合电路系用以做为一差动切换电路以选择性地切换该阻抗及抑制控制电路及该查看DAC与可变增益放大器电路。
7.如权利要求第3项之PRML读/写信道，包括：
一加总点，与一连续时脉滤波器之一输入耦合；
一磁读取非对称电路，具有一输出与该加总点耦合，该磁读取非对称电路用以校正一模拟讯号中的失真；
一偏移校正电路，具有与该加总点耦合之一输出；
该偏移校正系用以取消该模拟信息中之偏移；以及
该查看DAC回馈电路具有一输出耦合至该加总点，该查看DAC回馈电路系用以选择性地耦合该查看DAC输出与该加总点。
8.如权利要求第7项之PRML读/写信道，其中该查看DAC回馈电路包括：
一尾电流源，用以在一尾电流点提供一尾电流；以及
一差动互导放大器电路，与该尾电流点耦合并用以切换该尾电流至一差动输出。
9.如权利要求第8项之PRML读/写信道，其中该差动互导放大器包括：
一第一电阻装置与该尾电流点耦合；
一第二电阻装置与该尾电流点耦合；
一第一晶体管，具有一源极与该第一电阻装置耦合，一汲极与一差动电流输出耦合，以及一闸极与一差动电压输入耦合；以及
一第二晶体管，具有一源极与该第二电阻装置耦合，一汲极与差动电流输出耦合，以及一闸极与一差动电压输入耦合。
10.如权利要求第9项之PRML读/写信道，其中每一该第一晶体管及该第二晶体管包括一PMOS晶体管。
11.一种PRML读/写信道用之积体调整电路，该积体校正电路包括：
一模拟前端电路，具有预先排列之电子部件用以处理从一磁资料储存媒体接收之模拟信息，该电子部件包括一阻抗及抑制控制部件，一可变增益放大器部件，一磁读取非对称部件，一偏移校正部件以及一连续时脉滤波器部件；
一查看DAC电路用以接收来自该PRML读/写信道之一内部数字总线之一7位数字资料以及来自一合成器电路之一时脉讯号，该查看DAC用以转换该7位数字资料及该时脉讯号至一查看输出之一模拟讯号，该模拟讯号与该PRML读/写信道用之一性能准位相关；
一第一查看DAC回馈电路，具有一第一输入与该查看DAC输出耦合，一第二输入与该阻抗及抑制控制电路耦合以及一输出与该可变增益放大器部件耦合，该第一查看DAC回馈系用以选择地耦合该阻抗及抑制控制部件及该查看DAC输出至该可变增益放大器；以及
一第二查看DAC回馈电路，具有一输入与该查看DAC输出耦合以及一输出与一加总点耦合，该第二查看DAC回馈电路系用以选择性地耦合该查看DAC电路与该加总点，该加总点与该磁读取非对称部件之一输出耦合以及与该偏移校正部件之一输出耦合，并提供一输入至该连续时脉滤波器部件。
12.如权利要求第11项之积体调整电路，包括一辅助多任务器电路耦合该合成器电路，且用以选择性地耦合一时脉讯号与该查看DAC电路。
13.如权利要求第12项之积体调整电路，其中该合成器电路包括一伺服时脉产生器以及一读/写时脉产生器，而该辅助多任务器系用以选择性地耦合该伺服时脉产生器及该读/写产生器与该查看DAC电路。
14.如权利要求第13项之积体调整电路，其中该第一回馈包括：
一第一差动电压输入与该阻抗及抑制控制部件之一输出耦合；
一第二差动电压输入与该查看DAC输出耦合；以及
一差动电压输出与该可变增益放大器之一输入耦合；
其中该第一回馈电路系用以响应一外部提供的控制讯号选择性地耦合该第一差动输入及该第二差动输入至该差动输出。
15.如权利要求第14项之积体调整电路，其中该第二回馈电路包括：
一尾电流源，用以在一尾电流点提供一尾电流；以及
一差动互导放大器电路，与该尾电流点耦合并用以切换该尾点流至一差动输出。
16.如权利要求第15项之积体调整电路，其中该差动互导放大器包括：
一第一电阻装置与该尾电流点耦合；
一第二电阻装置与该尾电流点耦合；
一第一晶体管，具有一源极与该第一电阻装置耦合，一汲极与一差动电流输出耦合，以及一闸极与一差动电压输入耦合；以及
一第二晶体管，具有一源极与该第二电阻装置耦合，一汲极与一差动电流输出耦合，以及一闸极与一差动电压输入耦合。
17.一种调整以PRML为基础之读/写信道之方法，该方法包括步骤：
产生与该以PRML为基础之读取信道之性能准位相关之一模拟讯号，该模拟讯号系从来自一内部数字总线之数字信息产生；以及
选择性地耦合该模拟讯号至该PRML读/写信道之一读取部件用之一模拟前端电路。
18.如权利要求第17项之调整以PRML为基础之读/写信道之方法，其中该产生一模拟讯号之步骤包括：
选择一数字时脉讯号，该时脉讯号系从一伺服时脉讯号与一读/写时脉讯号中选择；以及
转换该被选择之数字时脉讯号以及从该PRML读/写信道用之一内部数字端口所接收之一7位数字资料讯号为与该以PRML为基础之读/写信道之一性能准位相关之该模拟讯号。
19.如权利要求第18项之调整以PRML为基础之读/写信道之方法，其中选择地耦合该模拟讯号之步骤包括耦合该模拟讯号与该读取电路之一可变增益放大器部件。
20.如权利要求第18项之调整以PRML为基础之读/写信道之方法，其中该选择地耦合该模拟讯号之步骤更包括耦合该模拟讯号至一内部加总点，该加总点具有一第一输入与该读取电路之一偏移校正部件耦合，一第二输入与该读取电路之一磁读取非对称部件耦合以及一输出与一连续时脉滤波器耦合。
21.一种硬盘机，包括：
一磁储存媒体，具有至少一盘片用以储存资料为磁通量；
一头，用以从该磁储存媒体读取或写入资料至其中，该头于一头输出提供一模拟资料讯号；
一以PRML为基础之读/写信道，与该头输出耦合并用以接收并处理由该头提供之该模拟资料讯号，该以PRML为基础之读/写信道具有包含一模拟前端电路之一读取电路；
一查看DAC电路与该以PRML为基础之读/写信道耦合并用以从一数字时脉讯号及该PRML读/写信道之一内部7位端口之内部数字讯号产生一模拟讯号，该模拟讯号与该以PRML为基础之读/写信道之性能准位相关并被提供于一查看DAC输出；以及
一查看DAC回馈电路与该查看DAC输出耦合并用以选择性地耦合该查看DAC输出与该模拟前端电路。
22.如权利要求第21项之硬盘机，其中该模拟前端电路包括一可变增益放大器，具有一输入与该查看DAC回馈电路耦合，该查看DAC回馈电路选择地耦合该查看DAC输出与该可变增益放大器。
23.如权利要求第22项之硬盘机，其中该模拟前端电路包括一阻抗及抑制控制电路，其具有一输入与该查看DAC回馈电路耦合，该查看DAC回馈电路系用以选择性地耦合该阻抗及抑制控制电路与该可变增益放大器电路。
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