CN1511320A - 二级失真补偿之方法及装置 - Google Patents

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Abstract

本案系揭露一种移除二级失真之方法与装置，该方法系在一增益级两源极随耦器之间耦合一差动负载，而该装置则包含一具有不等信道宽度/长度比值的两个MOS晶体管之差动负载，该差动型传输模式负载在一个单一电路中实施一平方与求和功能，其可消除分开讯号路径的要求。

Description

二级失真补偿之方法及装置
发明背景
计算机硬盘机，如已知的固定磁盘驱动器或是硬盘机，已经成为事实上是最新计算机系统的标准资料储存组件，并且也进一步侵占现代消费的电子产品。而其激增也可直接地降低其价格  高的数据传输速率以及减少其实际大小。
此等磁盘驱动器典型地系由一个或是多个被装入在一个由环境控制的箱中的旋转磁盘所组成，其进一步包含所有的电子装置以及机械，用以与其它装置一起来读取与写入资料以及接口，读/写头系位于各盘的上方且典型地系位在各面上，以纪录与读取资料。硬盘机的电子产品系与此等读/写头耦合并包含多个组件，以控制读/写头的位置并产生或感测该电磁场所表示的资料。此等组件由主机装置接收资料，例如一个人计算机，并且将资料转移至藉由该读/写头写入在该磁盘盘上的磁性编码驱动器。另外，当主机装置要求由该驱动器的资料时，该电子产品定位想要的资料，感测表示该数据与往回转移该等编码至二元信息磁性编码，其中该二元信息系为主机装置所能理解。再者，错误侦测与校正演算系被用来确认准确的数据储存与检索。
其中已经达成重大进展的一个区域，其系已在读/写头的区域与说明藉由此等读/写头所感测的磁性变动的方法中。典型的硬盘其系具有数个此读/写头，而此读/写头系在磁盘与磁盘驱动器电子产品之间的接口，此读/写头实际地读取与写入以做为在该盘上的磁通量的区域。资料，由二元1’s与0’s所构成，其系藉由该读/写头所记录或是检测的通量逆转的存在或是不存在的序列而被编码。一通量逆转为在该磁盘二个邻接区域中磁通量的改变。习用的硬盘机当该磁盘转动时，一通量逆转系由该读/写头下方通过，并藉由检测在该读/写头中所被透露的电压峰值而由该磁盘读出数据，此是为已知的“峰值检测”。然而，增加的储存密度是需要降低的峰振幅  较佳的讯号判别与较高的盘转动速度，其系可促使该峰值彼此更接近，因而使峰值检测更加难以完成。
磁阻(“MR”)读/写头系以增加的灵敏度来感测较小振幅的磁性讯号以及用增加的讯号判别以寻址具有增加的储存密度的某些问题而被发展。另外，其它的技术，如已知的部分响应最大相似(PartialResponse Maximum Likelihood，PRML)，已被发展来进一步寻址那些具有当密度与转动速度增加时峰值检测的问题。采用自通讯技术，PRML系为一种在磁盘驱动器电子产品中实施的算法，以说明由该读/写头所感测的磁性讯号，并运用PRML的驱动器以数字地采样此模拟波形(“部分响应”)，且利用先进的讯号处理技术来决定由该波形所表示的位模式(“最大相似”)。此种技术，结合磁阻(“MR”)头，已可允许制造者进一步增加资料储存密度，而PRML技术也容许在该感测的磁性讯号中更多的噪声而允许使产量增加与较低成本的较低品质磁盘与读/写头的使用。
由于多样的制造商而有许多不等的驱动器可兹使用，硬盘机典型地可藉由许多因素而来区分，例如价格/储存的兆字节(MB)  数据传输率  功率需求与大多是基于价格竞争的格式因素(实际尺寸)。因为在硬盘机制造者之间大部分的竞争系来自价格方面，因而需要有增大的硬盘机组件，只要增加储存容量  操作速率  可信度与功率最高使用率，则可以参与增加供应而改进加价格并降低制造成本。
发明概述
本案系藉由随后的专利申请范围而被定义，该等权利要求并不受限于此章节中所述，经由序言，于下所述之较佳实施例系有关于一种增益级，其包含一第一源极随耦器，而该第一源极随耦器系包含由一第一源极、一第一闸极与一第一汲极的一第一晶体管，该第一汲极系与一第一电流源以及一第一差动输出耦合，该第一闸极系与一第一差动输入耦合，且该第一源极系与一第二电流源耦合；该增益级也包含一第二源极随耦器，该第二源极随耦器系包含由一第二源极、一第二闸极与一第二汲极的一第二晶体管，该第二汲极系与一第三电流源以及一第二差动输出耦合，该第二闸极系与一第二差动输入耦合，且该第二源极系与一第四电流源耦合；该增益级更包含一失真补偿器，失真补偿器系耦合于该第一源极随耦器与该第二源极随耦器之间，该失真补偿器包含一差动负载，其中该失真补偿器系可由一差动模拟讯号输入至该第一与第二差动输入有效地移除二级失真。
本案较佳实施例中更有关一种从一差动模拟输入讯号移除二级失真的方法。在一个较佳实施例中，该方法包含在第一与第二源极随耦器接收该差动模拟输入讯号、藉由一个差动负载处理该差动模拟输入讯号以及从该差动模拟输入讯号移除二级失真。
本案另外的方面与优点将由以下的较佳实施力来详述。
图标简单说明
图1A系描述与主机装置耦合的一示范的硬盘机的方块图。
图1B系描述与图1A的硬盘机一起使用的读/写信道的方块图。
图2系描述一种理想的输入脉冲波形。
图3系描述一种具有二级失真的非理想的输入脉冲波形。
图4系描述一种用以移除二级失真的理想混合器电路模型。
图5系描述一种用以移除二级失真的示范的混合器电路模型。
图6系描述一示范的增益级的概要图。
图7系描述根据第一个较佳实施例的一增益级的概要图。
图8系描述由图7的增益级所完成的传输功能。
图9系描述与图1B的读/写头一起使用的第二较佳实施例的该要图。
较佳实施例详细说明
于此所述之较佳实施例系有关于一种针对硬盘机控制器之运用PRML读/写信道装置，此读/写信道系为一种与硬盘机的读/写头耦合的装置。于此，此类“耦合”之说法系定义为直接连接至或是藉由一个或是多个中间组件而非直接地连接，此等中间组件可包含运用硬件与软件的组件两者。此读/写信道系从主机装置将二元/数字资料转换为电脉冲，其系可驱动该读/写头以将该资料磁性地记录至磁盘驱动器磁盘。另外，该读/写信道系接收藉由该读/写头所磁性地感测的模拟波形，并将此波形转换回储存在该驱动器上的二元/数字资料。
请参考图1A，其系显示一种与主机装置112耦合的示范的硬盘机100的方块图。为了清楚起见，部分的组件，像是伺服/驱动器马达控制，并未显示。驱动器100包含一磁盘与转轴马达102、一读/写头与驱动器组合104、一预放大器106、一读/写信道108与一控制器110。该预放大器106系藉由接口114、116与读/写信道108耦合，而控制器110则藉由接口118、120与该读/写信道108接合。
为了从硬盘机100读取，主机装置112提供了一个可辨识在磁盘驱动器数据之位置的位置辨识符，例如磁柱(cylinder)或是扇区地址。控制器110接收此地址并决定该资料在磁盘102上的实际位置，控制器110然后将该读/写头移至在读/写头104下方旋转的该数据的适当位置。当资料在读/写头104下方旋转时，读/写头104感测通量逆转的存在或是不存在，而产生一个模拟讯号资料的串流(stream)，此资料被相传至预放大器106，该预放大器106系放大讯号并将其藉由接口114传至该读/写信道108。如以下将详述的，该读/写信道从预放大器106接收此放大的模拟波形并且译码此波形为其所表示的数字二元资料，此数字二元资料然后经由接口118而被传至控制器110。此控制器110系接合硬盘机100与主机装置112，其并可包含附加的功能，例如快取技术(caching)或是错误检测/校正功能，用以增加该硬盘机100的操作速度及/或可信度。
为了写入操作，主机装置112提供了具有将被写入的二元数字资料与位置的控制器110，例如磁柱(cylinder)或是扇区地址，亦即被写入之处。控制器110将该读/写头与驱动器组合104移至适当的位置并将被写入的该二元数字资料藉由接口120发送至读/写信道108，此读/写信道108接收该二元数字资料、编码此二元数字资料并产生模拟讯号，此模拟讯号系被用来驱动读/写头104，而用以将适当的磁通量逆转传至表示二元数字资料的磁盘102上。产生的讯号则经由接口116而被传至预放大器106，其系用以驱动该读/写头104。
请参考图1B，其系显示一种用以支持与图1A的硬盘机100一起使用的部分响应最大相似(“PRML”)编码技术的示范的读/写信道108。为了清楚起见，某些组件已被省略。读/写信道108系以一种利用0.18微米(micron)的互补金属氧化物半导体(“CMOS”)制程的集成电路来完成，其将被察知也就是CMOS制程不但包含使用金属闸极的方法也包含使用多晶硅闸极的方法，并可进一步领会其它的制程技术与特征大小系可被利用，而于此所接露的电路系统更可与包含硬盘电子产品的其它电路系统，例如硬盘控制器逻辑操作，集成(integrated)。如所描述的，读/写信道108系在二元数字信息与表示在磁盘102上的磁通量的模拟讯号之间进行转换，读/写信道108系被驱动而进入两个主要区段(section)，读取路径156与写入路径158。
此写入路径158包含一平行-序列(parallel-to-serial)转换器144、一执行-长度-限制(“RLL”)编码器1 46、一同位(parity)编码器148、一写入预补偿电路(write pre-compensation circuit)150以及一驱动器电路152。平行-序列转换器144经由接口120以每次8位的方式，从主机装置112接收资料；转换器144序列化输入的资料与发送此序列的位串流至该RLL编码器146；此RLL编码器146根据一种已知的执行-长度-限制算法，将该序列的位串流编码为符号二元顺序(sequence)以记录在磁盘102上。示范的RLL编码器系使用一种32/33位符号码，以确保通量逆转可被适当地隔开，而无通量逆转的长期(long runs)资料则未被记录。该RLL编码的数据然后被传至该同位编码器148，其系将一同位检核位(parity bit)加到该资料。在此示范的同位编码器148中，奇同位系被用来确保长期(long runs)的0’s与1’s，系由于此等记录资料的磁特性。同位编码的资料接着被处理以做为一模拟讯号而不是一数字讯号。而此模拟讯号系被传至一写入预补偿电路150，其系动态地调整该位串流的脉冲宽度以对在记录过程中的磁性失真负责。该调整的模拟讯号接着被传至驱动器电路152，此驱动器电路152系经由接口116将该讯号驱动至预放大器106，以驱动读/写头104与记录该资料。示范的驱动器电路152系包含一个产生差动输出至该预放大器106的虚拟发射极耦合逻辑(“PECL”)驱动器电路。
读取路径156系包含一衰退电路/输入电阻122、一可变增益放大器(“VGA”)124、一磁阻非对称线性化电路(“MRA”)126、一连续时域滤波器(“CTF”)128、一缓冲器130、一模拟-数字转换器(“ADC”)132、一有限脉冲反应(“FIR”)滤波器134、一内插时序回复(interpolated timing recovery，ITR)电路136、一班特比演算检测器(Viterbi algorithm detector)138、一同位译码器140以及一执行-长度-限制(“RLL”)译码器142。藉由读/写头104而从磁盘102备感测的该放大的磁性讯号，其系经由接口114而被读/写信道108接收；表示该感测的磁性讯号模拟讯号波形系首先被传经输入电阻122，此输入电阻122系为一切换电路用以减弱讯号与说明任何的输入电阻。减弱的讯号然后被传至一种用以放大该讯号的VGA124，而放大的讯号接着再被传至MRA126，MRA126系用以针对藉由纪录过程所产生的任何失真而来调整讯号。本来，该MRA126在写入路径158中系执行与写入预补偿电路150相反的功能。该讯号紧接着系被传经CTF128，其实质上是一个低通滤波器，用以滤除噪声。过滤的讯号然后经由缓冲器130而被传至ADC132，而缓冲器130则用以采样模拟讯号并将其转换成一种数字的形式。而后，此数字的讯号再被传至一FIR滤波器134，接着再传至一时序回复电路136，其中，此时序回复电路136系被连接至(未显示于图中)FIR滤波器134，而在回馈方向(feedback orientation)中的MRA126与VGA124则根据接收的讯号来调整此等电路以提供时序补偿，且此示范的FIR滤波器134系为一种10tap FIR滤波器。然后，此数字讯号再被传至班特比演算检测器(Viterbi algorithm detector)138，其系决定由利用数字讯号处理技术的数字讯号所表示的二元位模式，此种班特比演算检测器(Viterbi algorithm detector)138系使用一32状态处理器。由数字讯号所表示的二元资料接着被传至用以移去该同位位的同位译码器140，而再传到译码该二元RLL编码符号回溯成为其所表示的实际二元资料的RLL译码器142，然后，此资料则经由接口118再传至控制器110。
读/写信道108更包含一个时钟合成器154，此时中和成器154产生操作该读/写信道108所需要的时钟讯号，而示范的时钟合成器154包含一个具有电压控制震荡器与不等时钟除法器(clock divider)的相位锁定回路(“PLL”)(未显示)，用以产生必须的频率。
如上所述，读取信道108系在被读/写头所感测的或是被驱动至该读/写头104的二元数字资料与模拟讯号之间转换，该模拟讯号实质上是正电压脉冲与负电压脉冲交替的一序列，此等系统中，在脉冲被用来储存资料单元之处，例如于上所述的磁性媒体上，理想上脉冲总是具有对称的形状，也就是假如藉由时域函数(time domainfunction)x(t)＝bh(t)来描述一个脉冲的形状，当b＝±1时，脉冲会对称于时间轴，如图2所示，其中并标记为“t”。而乘数b为一种纯量，其系表示被读回的脉冲的极性。然而，由于被用来从储存媒体读回脉冲的一些电路非理想特性，此对称性可能会因而失真。在磁性媒体，一种失真的一般形式会以一种平方的方式而被引进，特别是，MR读取头的非直线本质可将此类的失真引进至由读/写头104所感测的脉冲中，而被读回的失真讯号可由以下所示来描述(并显示于图3中)：
x(t)＝bh(t)+ah(t)2
其中b＝±1且a为一常数系数以描述在失真讯号中该平方的强度并且典型地系在0到±0.3的范围内。
此类二级失真会使解读脉冲以及藉由读取信道108的读取路径156将其转换回二元数字资料时产生错误。于此所揭露的是一种用以从输入讯号x(t)除去所称的平方项(square term)的一种装置与其方法，以恢复直线化的非失真讯号y(t)。此系藉由使用一种输入失真数据x(t)的平方函数，先将一直线系数a与讯号的平方相乘得到一乘积，再由x(t)减去此乘积而完成，如图4所示并可由以下的方程式来描述：
y(t)＝x(t)-ax(t)2
图4系显示可实施上述方程式的一种理想的“混波器电路”400，此电路400系将被标记为x(t)的失真讯号，沿着两个讯号路径408与410而分开，讯号路径408系被连接至一个将讯号x(t)求平方的平方项产生器402，接着连接至一线性乘法器(linear multiplier)404，最后连接至一求和电路(summation circuit)412，而该求和电路412的输出系标记为y(t)，其为被线性化的非失真讯号。
美国第6,043,943号与第6,147,828号专利揭露产生平方函数的混合器结构，此平方函数系可被用来执行减法功能。请参阅图5，其显示使用根据上述所参考的美国专利的混合器结构的二级补偿电路500的简化方块图，如上所述以及于图4中所示，混合器结构分开被标记为x(t)的失真输入讯号，而使其沿着两个讯号路径508与510，路径510路由该失真讯号到一平方项产生器502，然后再到一线性乘法器504，接着将±平方项与来自使用一求和电路512的路径508的原始失真讯号相加求其总和，以得到标记为y(t)的线性化的非失真讯号。
遗憾地，相反于图4中所显示理想的电路，该平方项502与乘法器并非理想的组件且会在讯号路径510中引进讯号延迟，因而其必须在讯号路径508中被补偿，以使在求和电路512中能正确地操作。而此补偿延迟506，于其中标记为“dt”，可能会难以与由该平方项产生器502与线性乘法器504所透露的电路延迟相匹配。
再者，上述的美国专利所揭露的电路系使用双极晶体管，所需要的是不会在讯号路径中加入延迟的二级补偿电路，而其能以CMOS制程来完成。
所揭露的较佳实施例描述了用以在一个单一电路中计算平方项与总合的方法与电路，其并不需要将失真的讯号沿着不等的讯号路径而分开。
请参阅图6，其显示由两个NMOS源极随耦器602 604(其被标记为“Mp”与“Mn”)与一个具有电阻R的差动负载电阻器606的放大器级600的简化图。于其中所提供的是晶体管Mp与Mn 602 604的互导(transconductance)gm为相等的，且由于一未显示的增益提高机制(gain boosting mechanism)而有1/gm(Mp)＝1/gm(Mn)＜＜R，此种级转化一种作用在该NMOS输入晶体管602  604上而其标记为“↑1/2vin”与“↓1/2vin”的差动电压为一电流。
iAC＝vin/R
请参阅图7，其显示类似于图6中所示的放大器级600的放大器级700的简化图。然而，在此电路700中，放大器级600的差动负载电阻器606系以在线性区域中操作的两个NMOS晶体管702 704(其被标记为“M1”与“M2”)所取代。经由在线性区域中操作的MOS晶体管的电流之第一阶模式为：
Ids＝β[(Vgs-Vt)Vds-1/2Vds 2]，β＝μCoxW/L
假设M1与M2的信道宽度对长度比例(以“W/L”表示)未被设定为相等，而根据以下的方程式其则是非对称的：
关于M1：W1/L＝(1+a)W/L；以及
关于M2：W2/L＝(1-a)W/L，其中a＝0...1
然后，针对图6中该结构的环路电流iAC的两个方程式，在考虑vin＞0V与vin＜0V两个条件下，其可被建立如下：
vin＞0V：
iACP＝β{(1+a)[(Vgs0+vin-Vt)vin-1/2 Vin 2]+(1-a)[(Vgs0-Vt)-1/2 Vin 2]}
iACP＝β{2Vin(Vgs0-Vt)+a Vin 2}
vin＜0V：
iACN＝β{(1+a)[(Vgs0-Vt)vin+1/2Vin 2]+(1-a)[(Vgs0-vin-Vt)vin-1/2 Vin 2]}
iACN＝β{2Vin(Vgs0-Vt)+a Vin 2}
其因而可发现，对于所有的vin：
iAC＝iACP＝iACN＝β{2 Vin(Vgs0-Vt)+a Vin 2}
此转化函数系由一线性关系的2Vin(Vgs0-Vt)所组成，其提供了一种线性gm-电路组件作用与用以补偿失真讯号所需要的平方项aVin 2。因为该平方项的大小可藉由变量a而被设定，因而此结构可被用来引入一个可程序化的平方函数。假使再不需要平方功能时，a＝0之设定亦可容许平方函数无法作用。图8系显示考虑a＝0、a＞0与a＜0的条件下将vin转化至iAC的函数。
请参阅图9，其显示于MRA 126中使用的放大器级900的概要图，其提供一种具有在晶体管M1、M2(图7中的702、704)间数字控制的不对称的失真补偿电路912，此可容许上述的失真补偿大小得以被数字控制。放大器级900包含两个源极随耦器902 904，其标记为“Mp”与“Mn”，如以上所述。而失真补偿电路912则包含一组N个NMOS晶体管912，其标记为“M0”，各晶体管912系在源极随耦器902、904的源极916、918之间，以互相平行的方式与其它的晶体管耦合。N个NMOS晶体管912的闸极924的每一个皆包含一个允许各晶体管912的闸极924可被连接至源极随耦器Mp 902的闸极920或是连接至源极随耦器Mn 904的闸极922的数字控制开关914。放大器级更包含一个可将N位二元数字输入值译码为2N个讯号的数字译码器908，每一个则控制一个数字控制开关914。一个非对称/失真补偿大小控制值被提供在输入906至该数字译码器908上，其译码此值用以控制数字控制开关，此将于下加以阐述。
译码器908的输出系直接驱动2N个被连接至晶体管M0 912的2N个状况的数字控制开关914，假设输入906＝0...(2N-1)＝0...(m-1)而m＝2N，则译码功能如下：假如输入906＝m/2，则M0 912的m/2实例的闸极924，会被连接至源极随耦器Mp902的闸极920，而在M0 912剩余的m/2实例，则被连接至源极随耦器Mp904的闸极922，因此可有效地提供两个具有W/L＝m/2 W(M0)/L(M0)的晶体管M01与M02。设定该输入906＝0可将M0 912所有的m个实例连接至Mn 904的闸极922，且无任何一个M0 912的实例被连接到Mp 902的闸极920而为完全负的补偿。设定该输入906＝m-1可将M0 912所有的m个实例连接至Mn 902的闸极920而为完全正的补偿。而该输入906其它的值则是对应的运作并且因而平衡分别被连接至Mp 902与Mn 904闸极的M0 912的实例数量。使用多个M0 912实例与将其不等的(等于非对称)数量连接至Mp 902与Mn 904，就被连接至Mp 902与Mn 904的闸极920 922的晶体管而言，此系为实施非对称的W/L比例的一个方法，换言之，如上所述，数字输入906控制了在所提出的结沟的转换函数中平方项的大小，因而，此等输入906系为使用在上述方程式中的‘a’的一种参与数字表示。
在一个较佳实施例中，输入906系经由一可程序化的缓存器而产生，其系根据来自该读取头期望的或是测量的失真，而在磁盘驱动器制造期间被校准。就此类的硬盘机应用而言，N的较佳位宽度为7或是8位，相当于27＝128或是28＝256个晶体管的实例。其将可被领会的是，N的精确值系取决于在集成电路上可利用的区域  预计要发生失真的预期范围，与其所想要用来补偿该失真的分辨力/精确度。
所揭露的实施例在单一电路中提供了平方与计算总合的功能，平方的功能系藉由使用两个MOS晶体管当作在增益胞元(gain-cell)中的一差动负载以及藉由针对这些晶体管使用不相等的信道宽度/长度比例而实施。藉由利用单一讯号路径，就该失真讯号与平方的讯号而言，分开的讯号路径的需求则可被消除。此亦更进一步消除了加入补偿延迟与一求和电路(summing circuit)的需求。再者，所揭露的较佳实施例仅使用比双极技术(bi-polar technologies)更具成本效益与技术上更兼容的CMOS晶体管。另外，此种结构可用2伏特以下的供应电压而实现。
在一可选择的较佳实施例中，所揭露的电路系使用PMOS晶体管取代NMOS晶体管而实施。在另一较佳实施例中，所产生的输入讯号平方项系已在频谱域中的k2谐波(harmonic)而显示，其容许电路以当作一在RF应用中的频率加倍器而被使用。
值得注意的是，针对晶体管来具体指明信道宽度对长度比例(以微米单位来测量)的适当晶体管大小，其系可补足所描述的电路，然而此等已在图式中被省略。其将可被领会的是，可依据设计的需求以及与被用来完成此电路与特定实施例的执行需求的特定集成电路制程的性能与限制而来选择适合的比例。
因而，以上详细的说明其用意是用来阐明本案，而非用来加以限制，并且其将可由以下的权利要求而被了解，其包含所有相当内容，以定义本案的精神与范围。

Claims (30)

1.一种放大器级，其包含：
一第一源极随耦器，系包含具一第一源极、一第一闸极与一第一汲极的一第一晶体管，该第一汲极系与一第一电流源以及一第一差动输出耦合，该第一闸极系与一第一差动输入耦合，且该第一源极系与一第二电流源耦合；
一第二源极随耦器，系包含具一第二源极、一第二闸极与一第二汲极的一第二晶体管，该第二汲极系与一第三电流源以及一第二差动输出耦合，该第二闸极系与一第二差动输入耦合，且该第二源极系与一第四电流源耦合；
一失真补偿器，其系耦合于该第一源极随耦器与该第二源极随耦器之间，该失真补偿器包含一差动负载；以及
其中该失真补偿器系可由一差动模拟讯号输入至该第一与该第二差动输入有效地移除二级失真。
2.如权利要求第1项所述之放大器级，其中该差动负载系包含：
一第三晶体管，系包含一第三源极、一第三闸极与一第三汲极，该第三源极系与该第二源极耦合，该第三闸极系与该第一闸极耦合，且该第三汲极系与该第一源极耦合；以及
一第四晶体管，系包含一第四源极、一第四闸极与一第四汲极，该第四源极系与该第二源极耦合，该第四闸极系与该第二闸极耦合，且该第四汲极系与该第二源极耦合。
3.如权利要求第2项所述之放大器级，其中该第一、二、三与四晶体管系利用一互补金属氧化物半导体(CMOS)制程而被制造。
4.如权利要求第2项所述之放大器级，其中该第一、二、三与四晶体管系包含一P信道金属氧化物半导体(PMOS)晶体管。
5.如权利要求第2项所述之放大器级，其中该第一、二、三与四晶体管系包含一N信道金属氧化物半导体(NMOS)晶体管。
6.如权利要求第2项所述之放大器级，其中该第三晶体管更包含一第一信道宽度对长度比例以及该第四晶体管包含一第二信道宽度对长度比例，该第一与该第二信道宽度对长度比例系为不相等。
7.如权利要求第1项所述之放大器级，其中该第一与该第二差动输入系利用一单一差动讯号路径而与该第一与该第二差动输出耦合。
8.如权利要求第1项所述之放大器级，其中该失真补偿器在该第一与该第二差动输入上将一差动讯号输入平方，与计算该平方的差动讯号与该差动讯号之和。
9.如权利要求第8项所述之放大器级，其中该失真补偿器系将具一可程序化的大小的该差动讯号输入平方。
10.如权利要求第1项所述之放大器级，其系可与一小于2伏特的供应电压参与运作。
11.如权利要求第1项所述之放大器级，其中该差动负载系包含复数该第三晶体管，各该第三晶体管包含一第三源极、一第三闸极与一第三汲极，各该第三源极系与该第一源极耦合，各该第三汲极系与该第二源极耦合，且各该第三闸极系可切换的耦合至该第一与第二闸极其中之一。
12.如权利要求第11项所述之放大器级，其中各该第三闸极与该第一以及第二闸极的耦合系藉由一数字译码器来控制。
13.如权利要求第11项所述之放大器级，其中各该复数第三晶体管系包含实质上相等的信道宽度与长度，且其中该复数第三晶体管一部分的第三闸极系与该第一闸极耦合，而该复数第三晶体管剩余部分的第三闸极系与该第二闸极耦合。
14.如权利要求第1项所述之放大器级，其中该第一与该第二差动输入系与一硬盘机的一磁阻读取头(magneto-resistive read head)耦合，该失真补偿器更可移除藉由该读取头所导致该差动模拟讯号所内含的二级失真。
15.一种用以从一差动模拟输入讯号移除二级失真的方法，该方法系包含：
(a)在一第一与一第二源极随耦器接收该差动模拟输入讯号；
(b)藉由一差动负载处理该差动模拟输入讯号；
(c)从该差动模拟输入讯号移除二级失真。
16.如权利要求第15项所述之方法，其中：
该第一源极随耦器，系包含具一第一源极、一第一闸极与一第一汲极的一第一晶体管，该第一汲极系与一第一电流源以及一第一差动输出耦合，该第一闸极系与一第一差动输入耦合，且该第一源极系与一第二电流源耦合；
该第二源极随耦器，系包含具一第二源极、一第二闸极与一第二汲极的一第二晶体管，该第二汲极系与一第三电流源以及一第二差动输出耦合，该第二闸极系与一第二差动输入耦合，且该第二源极系与一第四电流源耦合；以及
其中该差动负载系包含：
一第三晶体管，系包含一第三源极、一第三闸极与一第三汲极，该第三源极系与该第二源极耦合，该第三闸极系与该第一闸极耦合，且该第三汲极系与该第一源极耦合；以及
一第四晶体管，系包含一第四源极、一第四闸极与一第四汲极，该第四源极系与该第二源极耦合，该第四闸极系与该第二闸极耦合，且该第四汲极系与该第二源极耦合
17.如权利要求第16项所述之方法，其中该第一、该第二、该第三与该第四晶体管系利用一互补金属氧化物半导体(CMOS)制程而被制造。
18.如权利要求第16项所述之方法，其中该第三晶体管更包含一第一信道宽度对长度比例以及该第四晶体管包含一第二信道宽度对长度比例，该第一与该第二信道宽度对长度比例系为不相等。
19.如权利要求第15项所述之方法，其中该步骤(b)更包含利用一单一差动讯号路径。
20.如权利要求第15项所述之方法，其中该步骤(c)更包含将该差动模拟输入讯号平方与计算该平方的差动模拟输入讯号以及该差动模拟输入讯号之和。
21.如权利要求第20项所述之方法，其中该步骤(c)更包含将具一可程序化的大小的该差动讯号输入平方。
22.如权利要求第15项所述之方法其系可与一小于2伏特的供应电压参与运作。
23.如权利要求第15项所述之方法，其中该差动负载系包含复数晶体管，该晶体管系可切换地耦合至该第一与第二源极随耦器其中之一，且其中步骤(b)更包含将该复数晶体管的一部分与该第一源极随耦器耦合，与将该复数晶体管剩余的部分与该第二源极随耦器耦合。
24.如权利要求第23项所述之方法，其中各该晶体管的耦合系藉由一数字译码器来控制。
25.如权利要求第23项所述之方法，其中各该复数晶体管系包含实质上相等的信道宽度与长度。
26.一种用以从一差动模拟输入讯号移除二级失真的装置，该装置系包含：
一增益级，其系从一输入来源参与接收一差动模拟讯号与放大该讯号至差动输出；
一差动负载，其系与该增益级耦合，且从在线路中的该差动模拟讯号参与移除二级失真；该差动负载系包含具有不等信道宽度对长度比例的一第一与一第二晶体管。
27.如权利要求第26项所述之装置，其中该差动负载系将具可程序化的大小的该差动模拟输入讯号平方。
28.如权利要求第26项所述之装置，其中该第一晶体管系包含复数平行耦合的第三晶体管，以及该第二晶体管系包含复数平行耦合的第四晶体管，各该复数第三与第四晶体管具有实质上相等的信道宽度与长度，其中该复数第三晶体管系包含该第三晶体管的一第一数值，其系不相等于在该复数第四晶体管中的该复数第四晶体管的一第二数值。
29.如权利要求第28项所述之装置，其中该第一与该第二数值系为可程序化的。
30.一种放大器级，系包含：
一第一源极随耦器，系包含具一第一源极、一第一闸极与一第一汲极的一第一晶体管，该第一汲极系与一第一电流源以及一第一差动输出耦合，该第一闸极系与一第一差动输入耦合，且该第一源极系与一第二电流源耦合；
一第二源极随耦器，系包含具一第二源极、一第二闸极与一第二汲极的一第二晶体管，该第二汲极系与一第三电流源以及一第二差动输出耦合，该第二闸极系与一第二差动输入耦合，且该第二源极系与一第四电流源耦合；
一失真补偿器装置，其系耦合于该第一源极随耦器与该第二源极随耦器之间，且其可由一差动模拟讯号输入至该第一与该第二差动输入有效地移除二级失真。
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