CN1494215A

CN1494215A - 负电压译码电路

Info

Publication number: CN1494215A
Application number: CNA031563678A
Authority: CN
Inventors: 段志刚; 潘立阳; 伍冬; 朱钧
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 2003-09-05
Filing date: 2003-09-05
Publication date: 2004-05-05
Anticipated expiration: 2023-09-05
Also published as: CN1200515C

Abstract

负电压译码电路属于混合信号处理集成电路和不挥发存储器电路设计技术领域。其特征是，第一级负电压电平转换电路含有：两个分别由PMOS管和NMOS管构成的反相器，这两个反相器的输入端和输出端彼此连接构成输出电压的正反馈通道，输出正高压由其中一个反相器的PMOS管传输，负低压由NMOS管传输；一个工作在输入电压下的CMOS反相器，使其两边的支路电流不对称；两个反相器的初始输入电压由两个栅极接地的PMOS管确定。还有一个读取放电通路，使正常读取时输出的地电平由栅极接正高压的NMOS管传输，避免了由PMOS管传输的损失。本发明电平转换速度快，增加了缩小晶体管尺寸的能力，没有正常读取时地电平传输的损失。

Description

负电压译码电路

技术领域

负电压译码电路涉及到混合信号处理集成电路和不挥发存储器电路设计技术领域。

背景技术

目前，在不挥发性存储器中，快闪存储器(Flash Memory)以其高编程速度、高集成度和优越的性能迅速得到发展。1984年Masuoka等首次提出快闪存储器的概念，即通过按块(sector)擦除按位写编程来实现了快闪擦除的高速度，并消除了EEPROM(ErasableProgrammable Read-only memory：可擦可编程只读存储器)中必需的选择管。

图1表示了一种存储器阵列的布局。当存储器对选中块进行擦除操作时，需要把所选块中的所有存储单元的控制栅加相应的擦除电压(一般是负电压)。而对非选择块中的所有存储单元的控制栅来说，应该与擦除负电压隔离，并且接地，从而防止误擦除。在存储器进行正常读写时，行负电压译码器需要一地电平0伏，才能够正常工作。因此在不挥发性存储器中，就需要一个能够输出电压能够在擦除负高压VNH和地电平0伏转换的负电压译码电路103。

图2所示是传统的负电压译码电路中的一种，它分为三级，第一级负电压电平转换电路220首先把输入的正电压电平VDD和零电平转换为一个负低电压电平VNL和正电压电平VDD，并输出给第二级负电压电平移动电路；第二级电平移动电路将输入的负低电压电平VNL和正电压电平VDD转换为零电平和负低电压电平VNL，并输出给第三级负高压电平转换电路；第三级负高压电平转换电路将输入的零电平和负低电压电平VHL转换为负高压电平VNH和零电平输出。见图3中的各节点电压电平。

在图2所示的电路中，第一级负电压电平转换电路的工作原理如下：当输入端B为高电平VDD的时候，高压PMOS晶体管201截止，CMOS反相器205的输出端Bb为0V，所以高压PMOS晶体管202导通，输出端C被上拉为VDD。由于高压NMOS晶体管203的栅极C为VDD，此时高压NMOS晶体管203导通，所以节点Cb就被下拉为负低压VNL。对于高压NMOS晶体管204，由于其栅极被下拉为VNL，所以高压NMOS晶体管204关断。当输入端B为低电平0V的时候，高压PMOS晶体管201导通，Cb被上拉为VDD，此时高压NMOS晶体管204导通，同时CMOS反相器205的输出端Bb为VDD，所以高压PMOS晶体管202截止，输出端C就被下拉为负低压VNL。高压NMOS晶体管203的栅极C由于被下拉为VNL，所以高压NMOS晶体管203关断。因此，当输入端B在低电平0V和高电平VDD变化时，输出端C相应的在负低压VNL和电源VDD之间切换，从而完成了对输入电平的转换。

对于图2所示的传统负电压电平转换电路来说，输出端C为高电平VDD的时候，由于高压PMOS晶体管202的栅极Bb为0V，所以对于高压PMOS晶体管202来说，Vgs₂₀₂-Vt₂₀₂＝VDD-|Vt_MP202|。当电源电压VDD降低时，高压PMOS晶体管202的导通能力也将相应的降低，因而输出高电平驱动能力也会下降，最终将影响该电路的电平转换速度。因此对于传统的负电压电平转换电路，当电源电压下降后，将会出现较大的转换功耗。进一步试验说明对于传统的负电压电平转换电路，只有在电源电压不降低的情况下，才能保证电路正常能够工作，这也就限制了高压晶体管尺寸的缩小能力，增加了制造工艺的复杂性。

另外，当快闪存储器在正常读取时，行译码器需要0伏电压，而负电压译码电路的输入电压和负电压VNL和VNH都被泻放为0伏，输出电压为不定态，由其中第三级负高压电平转换电路中的PMOS晶体管213传输地电平0V会有大的损失。

发明内容：

本发明的目的在于，提出了一种负电压译码电路，该译码电路的第一级负电压电平转换电路采用了正反馈设计，能够提高电平转换的速度。还采用了CMOS反相器使两条支路的电源不对称，使负高压电平转换电路在转换时所需要的驱动电流大大减少，进而克服了传统负高压电平转换电路由于输入电压降低而造成的电路不能正常工作的缺陷。本发明还设计了第四级读取放电通路，由一个栅极接正高压的NMOS管来传输地电平0V，能够避免高压PMOS晶体管传输地电平0V时大的损失。

本发明含有，

第一级负电压电平转换电路：把输入的正电压电平和零电平转换为一个负低电压电平和正电压电平，并输出给所述第二级电平移动电路；

第二级电平移动电路：把输入的负低电压电平和正电压电平转换为零电平和负低电压电平，并输出给所述第三级负电压电平转换电路；

第三级负高压电平转换电路：将输入的零电平和负低电压电平转换为负高压电平和零电平输出；

其特征在于，所述第一级负电压电平转换电路含有：

CMOS反相器(407)：其输入端连接输入电压；

第一个反相器：由PMOS管(404)和NMOS管(401)构成，连接在CMOS反相器(407)的输入端和负高压输入端之间；

第二个反相器：由PMOS管(403)和NMOS管(402)构成，连接在CMOS反相器(407)的输出端和负高压输入端之间，其输出端是所述第一级负电压电平转换电路的输出端；该输出端输出的高电平是由PMOS管(403)传输的，该输出端输出的低电平是由NMOS管(402)传输的；

所述第一个反相器的输入端连接第二个反相器的输出端，第一个反相器的输出端连接第二个反相器的输入端，使第一个反相器和第二个反相器成为输出电压的正反馈通道；

在CMOS反相器(407)的输入端和第二个反相器的输入端之间连接一个栅极接地的PMOS管(405)，以提供第二个反相器的初始电压；在CMOS反相器(407)的输出端和第一个反相器的输入端之间连接一个栅极接地的PMOS管(406)，以提供第一个反相器的初始电压。

其特征在于，所述第三级负高压电平转换电路的输出端还连接一个读取放电通路，所述读取放电通路是通过一个栅极接正高压的NMOS管(416)来传输地电平0V。

其特征在于，所述读取放电通路含有：

NMOS管(416)：其漏极接第三级负高压电平转换电路的输出端，源极接地，栅极连接另一个NMOS管(415)的源极；

NMOS管(415)：其漏极接第三级负高压电平转换电路的输出端，源极连接NMOS管(416)的栅极，源极还同时连接一个栅极接地的PMOS管(417)的漏极；

CMOS反相器(418)：输入端连接控制信号，同时连接NMOS管(415)的栅极，输出端连接PMOS管(417)的源极；

PMOS管(417)：单独放在一个深N阱中，衬底和源极连接CMOS反相器(418)的输出端，漏极连接NMOS管(416)的栅极，栅极接地；

当正常读取时，控制信号为0电平，CMOS反相器(418)的输出端为高电平，使得NMOS管(415)截止，NMOS管(416)导通以传输地电平0V。

其特征在于，从电荷泵使能信号有效到输入的负低压和正高压建立好期间，所述读取放电通路的控制信号一直接低电平0伏，第一级负电压电平转换电路的输入信号A一直为高电平，使输出端电压确定为地电平0伏。

实验证明，本发明所提出的负电压译码电路，电平转换速度快，输出电平的驱动能力强，对于第一级负电压电平转换电路来说，其转换功耗小，当输入电压降低时，该电路仍然能够正常工作，从而减低了晶体管承受的最大电压，增加了减小晶体管的尺寸的能力。另外由于加入了第四级读取放电通路，使正常读取时传输地电平没有大的损失，达到了预期的目的。

附图说明

图1，是快闪存储器的系统结构框图。

图2，是传统的负电压译码电路。

图3，是传统负电压译码电路的各节点电压电平。

图4，是本发明提出的负电压译码电路。

图5，本发明的负电压译码电路的工作时序图。

图6，本发明的第一级负电压电平转换电路中晶体管的剖视图。

具体实施方式

结合附图说明本发明的具体实施方式。

图4是本发明提出的负电压译码电路，其中第一级负电压电平转换电路由高压PMOS晶体管403～406，高压NMOS晶体管401，402和一个工作于VDD电压下的CMOS反相器407组成。

高压PMOS晶体管404的漏极接节点E(NMOS管401的漏极)，栅极接在输出节点C上(NMOS管的漏极)，源极接在输入端A上。高压PMOS晶体管405的漏极接节点E，栅极固定接地，源极接在输入端A上。高压PMOS晶体管403的漏极接输出节点C，栅极接在节点E上，源极接在CMOS反相器407的输出端B上。高压PMOS晶体管406的漏极接输出端C，栅极固定接地，源极接在CMOS反相器407的输出端B上。高压NMOS晶体管401的漏极接节点E，栅极接输出节点C，源极接负电压VNL。高压NMOS晶体管402的漏极接输出端C，栅极接节点E，源极接负低压VNL。

高压NMOS晶体管401和高压PMOS晶体管404的漏极相连，栅极相连，构成一个反相器(第一反相器)，这个反相器的输入接节点C，输出是E，节点E输出的高电平是A点电平，低电平是VNL。高压NMOS晶体管402和高压PMOS晶体管403构成另外一个反相器(第二反相器)，其输入接节点E，输出是C，节点C输出的高电平是B点电平，低电平是VNL。由于A和B是互反的信号，所以这两个反相器并没有构成锁存器。

本发明所提出负电压电平转换电路具有以下特点：两个反相器输入端的初始态是通过栅极接地的高压PMOS晶体管(405，406)来确定；由高压NMOS晶体管401和高压PMOS晶体管404，以及高压NMOS晶体管402和高压PMOS晶体管403所构成的两个反相器，形成了一个正反馈通道，使得负高压电平转换电路经过一系列的正反馈，最终输出的高电平VDD是通过栅极接负电压VNL的高压PMOS晶体管403来传输的，增大了负电压电平转换电路在输出高电平VDD时的驱动负载能力，从而提高了转换速度；在本负电压电平转换电路中CMOS反相器407连接在PMOS管403和404的源极之间，使左右两条支路的电源不对称，当一边为高电平时，另一边为低电平，低电平的一边所需要的驱动电流较小，从而使整个负高压电平转换电路在电平转换时所需要的驱动电流大大减小，因此在输入电压降低的时候，电路仍然能正常工作，增加了缩小晶体管尺寸的能力。

下面介绍第一级负电压电平转换电路的工作方式。

当输入端A为高电平(VDD)时，CMOS反相器407的输出端B就变为低电平0伏。起初始化作用的高压PMOS晶体管405的栅极接地，由于Vgs₄₀₅-Vtp₄₀₅＝VDD-|Vtp₄₀₅|较低，所以高压PMOS晶体管405弱导通，当节点E被上拉到高于VNL+Vtn₄₀₂时，由于CMOS反相器407的输出端B为0V，所以输出端C一定低于0伏。这时高压PMOS晶体管404，由于其栅极C低于0伏，所以导通能力加大，节点E将再被上拉。通过这一系列的正反馈，当E被上拉为0伏时，由于高压NMOS晶体管402的栅极为0伏，所以高压NMOS晶体管402完全导通，而高压PMOS晶体管403由于其源端B为0伏，栅极E等于0伏，所以高压PMOS晶体管403关断，因此负电压VNL通过高压NMOS晶体管402传到输出端C。这时，对于高压PMOS晶体管404来说，源极A为VDD，栅极C为负电压VNL，此时Vgs₄₀₄-Vtp₄₀₄＝VDD+|VNL|-|Vtp₄₀₄|很大，所以高压PMOS晶体管404完全导通，而由于高压NMOS晶体管401的栅极C为VNL，所以高压NMOS晶体管401关断，所以节点E将被快速上拉为VDD，进一步减小了高压NMOS晶体管402的导通电阻，加快了输出端C下降到负电压VNL的速度。

当输入端A为低电平(0伏)时，CMOS反相器407的输出端B就变为VDD。起初始化作用的高压PMOS晶体管406的栅极接地，由于Vgs₄₀₆-Vtp₄₀₆＝VDD-|Vtp₄₀₆|较低，所以高压PMOS晶体管406弱导通，当输出端C被上拉到高于VNL+Vtn₄₀₁时，由于输入端A为0V，所以节点E一定低于0伏。这时高压PMOS晶体管403，由于其栅极E低于0伏，所以导通能力加大，节点C将通过高压PMOS晶体管403再被上拉。通过这一系列的正反馈，当输出端C被上拉为0伏时，由于高压NMOS晶体管401的栅极为0伏且源极为一个负高压VNL，所以高压NMOS晶体管401完全导通，而高压PMOS晶体管404由于其源端A为0伏，栅极C等于0伏，所以高压PMOS晶体管404关断，因此负电压VNL通过高压NMOS晶体管401传到节点E。这时，对于高压PMOS晶体管403来说，源极B为VDD，栅极E为负电压VNL，此时Vgs₄₀₃-Vtp₄₀₃＝VDD+|VNL|-|Vtp₄₀₃|很大，所以高压PMOS晶体管403完全导通，而由于高压NMOS晶体管403的栅极E为VNL，所以高压NMOS晶体管402关断，所以输出端C将被快速上拉为VDD，加快了输出端C上升到正电压VDD的速度。

当输入端A由低电平0伏变为高电平VDD时，CMOS反相器407的输出端B从高电平VDD变为0伏。此时栅极和源极都接地0伏，漏极C为VDD的高压PMOS晶体管406开启；由于栅极为负电压VNL，源极B为地0伏，所以高压PMOS晶体管403强导通；高压NMOS晶体管402的栅极E由原来的VNL被上拉到VNL+Vtn₄₀₂，所以高压NMOS晶体管402弱开启。这三个晶体管(402，403，406)将输出端C由原来的VDD快速泄放到低电平0V。

节点E将由栅极都接地0伏，源极都接高电平VDD的高压PMOS晶体管404，405同时上拉。节点E只需被上拉到负电压1/2VNL时，由高压PMOS晶体管403和高压NMOS晶体管402组成的反相器就会翻转。加在由高压PMOS晶体管403和高压NMOS晶体管402组成的反相器两端的电压是|VNL|，所以瞬态转换电流较小，转换的功耗也较小。

当输出端C变为负电压时，高压PMOS晶体管404导通电阻变小，节点E将被快速上拉，由于高压NMOS晶体管402，输出端C将会再次被下拉。从而形成一个正反馈过程。节点E只需被上拉到-|Vt₄₀₃|时，高压PMOS晶体管403就会截止。从而减小了转换所需时间。

当输入端A由高电平VDD变为低电平0伏时，过程则刚好相反。

如图6所示，由于引入了负电压VNL，对于P型衬底600来说，就需要加入深N阱601来隔离负压。所以高压NMOS晶体管401、402需要放于被深N阱隔离的P阱602中。高压PMOS晶体管403～406放于深N阱601中。

如上所述，本发明提供的负电压电平转换电路电平转换速度快，转换功耗小，具有在低电压条件下的工作能力，能够大大减小高压晶体管需要承受的电压，从而提高了高压晶体管的缩小能力，增大了芯片的集成度，简化了工艺的复杂性。

第二级电平移动电路仍然采用了分别由PMOS晶体管409、NMOS管408，以及PMOS管419和NMOS管410构成的两个反相器，使输入的正高压和负低压电平转换为0电平和负低压电平。

第三级负高压电平转换电路仍采用传统的第三级负高压电平转换电路。

此外，当快闪存储器在正常读取时，系统不产生负电压，由于栅极接0伏的高压PMOS晶体管传输地电平0伏有较大的损失，为了使负电压译码电路依然能够输出地电平0伏，加入了读取放电通路423，该读取放电通路由CMOS反相器418、NMOS管415、416，以及PMOS管417构成。存储器在正常读取时，读取控制信号RC接低电平0伏，最终输出端out将被高压NMOS晶体管416下拉为地电平0伏。这样就避免了高压PMOS晶体管传输地电平0伏的损失。从而使行译码器在读取时正常工作。

本发明提出的快闪存储器负电压译码器的详细工作过程如下：

对存储单元进行擦除操作时，输入信号A为高电平VDD，节点E最终将被高压PMOS晶体管404，405上拉为高电平VDD，从而负电压电平转换电路420输出C就变为负低压VNL，由于高压PMOS晶体管409导通，所以节点D变为地电平0伏，而节点DB变为负电压VNL，这样传统的负高压电平转换电路422中的节点N将被高压PMOS晶体管413上拉为地电平0伏，从而高压NMOS晶体管412导通，所以输出端out被下拉为负高压VNH。这时，为了防止加在高压PMOS晶体管417承受VDD+|VNH|的高压，控制信号RC接高电平VDD，输出端IR就变为地电平0伏，由于高压PMOS晶体管417单独放在一个深N阱中，这是高压PMOS晶体管417的深N阱也就相应的变为地电平0伏。从而使高压PMOS晶体管417承受的高压最大为|VNH|。由于高压NMOS晶体管415栅极RC为VDD，所以节点NR被下拉为负高压VNH，由于高压NMOS晶体管416栅极为负高压VNH，所以高压NMOS晶体管416关断。由于高压PMOS晶体管417的栅极为地电平0伏，源级IR为0伏，所以高压PMOS晶体管417也截止。

对存储单元进行写操作时，输入信号A为低电平0伏时，节点C最终将被高压PMOS晶体管403，406上拉为高电平VDD，从而负电压电平转换电路420输出C就变为高电平VDD，由于高压PMOS晶体管409截止，所以节点D变为负电压电平VNL，而节点DB变为地电平0伏，这时通过传统的负电压电平转换电路422，输出端out将被高压PMOS晶体管414上拉为地电平0伏。这时，控制信号RC接高电平VDD。由于高压NMOS晶体管415栅极RC为VDD，所以节点NR被下拉为地电平0伏，由于高压NMOS晶体管416栅极为地电平0伏，所以高压NMOS晶体管416关断。由于高压PMOS晶体管417的栅极为地电平0伏，源级IR为0伏，所以高压PMOS晶体管417也截止，从而使地电平0伏得到隔离。

当正常读取时，所有负电压VNL，VNH都被泄放为0伏，而第三级输出端则处于不定状态。为了把输出端下拉为地电平0伏，读取控制信号RC接低电平0伏，输出端IR就变为高电平VDD。由于高压PMOS晶体管417的栅极接地0伏，源极和深N阱都接高电平VDD，所以高压PMOS晶体管417导通，节点NR被上拉为VDD，由于高压NMOS晶体管415栅极RC为0伏，所以高压NMOS晶体管415截止；由于高压NMOS晶体管416栅极NR为高电平VDD，所以高压NMOS晶体管416导通，最终输出端out将被高压NMOS晶体管416下拉为地电平0伏。

一般系统采用单电源供电方式，高压通过内部电荷泵产生需要一段建立时间，本发明快闪存储器负电压译码器中的两个负电压VNL，VNH在产生建立时间tr中，要产生一个过渡状态。为了防止输出端out在过渡态的不确定性，从电荷泵使能信号Erase有效到负电压VNL，VNH建立好期间，控制信号RC一直接低电平0伏，块地址信号A一直为高电平VDD。这样就使输出端out状态确定为地电平0伏。时序如图5所示。

在本发明中，负低压VNL应满足条件：|Vtp|＜|VNL|＜|VNH|-VDD。当负高压VNH＝-8伏时，负低压一般选择在-2伏～-6伏之间。

Claims

1、负电压译码电路，含有：

其特征在于，所述第一级负电压电平转换电路含有：

CMOS反相器(407)：其输入端连接输入电压；

2、如权利要求1所述的负电压译码电路，其特征在于，所述第三级负高压电平转换电路的输出端还连接一个读取放电通路，所述读取放电通路是通过一个栅极接正高压的NMOS管(416)来传输地电平0V。

3、如权利要求1或2所述的负电压译码电路，其特征在于，所述读取放电通路含有：

4、如权利要求3所述的负电压译码电路，其特征在于，从电荷泵使能信号有效到输入的负低压和正高压建立好期间，所述读取放电通路的控制信号一直接低电平0伏，第一级负电压电平转换电路的输入信号A一直为高电平，使输出端电压确定为地电平0伏。