CN109102832A - 一种新型负向电压传输电路 - Google Patents
一种新型负向电压传输电路 Download PDFInfo
- Publication number
- CN109102832A CN109102832A CN201811062356.2A CN201811062356A CN109102832A CN 109102832 A CN109102832 A CN 109102832A CN 201811062356 A CN201811062356 A CN 201811062356A CN 109102832 A CN109102832 A CN 109102832A
- Authority
- CN
- China
- Prior art keywords
- nmos transistor
- terminal
- gate
- negative voltage
- pmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 53
- 238000001514 detection method Methods 0.000 claims abstract description 24
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 claims description 10
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 claims description 10
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 claims description 10
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 claims description 10
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 claims description 10
- 101150110971 CIN7 gene Proteins 0.000 claims description 9
- 101150110298 INV1 gene Proteins 0.000 claims description 9
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 9
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 6
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 claims description 6
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 claims description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 6
- 238000011897 real-time detection Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开一种新型负向电压传输电路，属于集成电路技术领域。所述新型负向电压传输电路包括核心传输电路、负压检测电路、可变电源控制电路和两个控制信号Ctr1、Ctr2。其中核心传输电路的正向电压连接可变电源控制电路的输出信号；负压检测电路的输出信号作为可变电源控制电路的输入信号；可变电源控制电路的两个输出信号分别作为核心传输电路的输入信号和两个或非门的公共控制信号。通过引入一个负压检测电路实现对被传输负向电压值的实时检测；通过可变电源控制电路来切换核心传输电路的正向电压；在保证负向电压可控传输的情况下，进一步降低了对传输负向电压的MOS器件的耐压要求。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种新型负向电压传输电路。
背景技术
随着非易失性存储器技术的发展，Flash或作为独立存储器、或作为内嵌存储IP，是目前应用最为广泛的非易失性存储技术。众所周知，Flash是通过热电子发射机理来实现对存储单元的浮栅电荷的收集和释放；通常在flash芯片内部设计有正、负电荷泵电路来产生足够高的电压差，以达到热电子发射的条件，其中涉及到负向电压的传输。相较而言，正向电压传输技术已经比较成熟，而由于受到芯片P型沉底、MOS管栅氧化层厚度等工艺条件的限制，负向电压传输一直都是一个难题。
图1中所示为传统的负向电压传输电路结构，采用2个高压PMOS管（MP1、MP2）和4个高压NMOS管（MN1、MN2、MN3、MN4）来实现对指令信号的锁定和电压传输。但这种电路结构存在一个缺点：对MOS管（PMOS管和NMOS管）的耐压要求较高，MOS管的耐压必须大于电源电压与负向电压绝对值之和。
发明内容
本发明的目的在于提供一种新型负向电压传输电路，以解决现有的负向电压传输电路对MOS管的耐压要求高的问题。
为解决上述技术问题，本发明提供一种新型负向电压传输电路，包括核心传输电路、负压检测电路、可变电源控制电路和两个控制信号Ctr1、Ctr2；其中，
控制信号Ctr1输入第一或非门NOR1的第一输入端，所述第一或非门NOR1的输出端同时接第三NMOS管MN3的漏端和第二或非门NOR2的第一输入端，所述第二或非门NOR2的输出端接第四NMOS管MN4的漏端；
控制信号Ctr2经过非门后输入第一与门AND1的第一输入端，所述第一与门AND1的输出端同时接第三PMOS管MP3的栅极和第五NMOS管MN5的栅极，所述第三PMOS管MP3的漏端和第五NMOS管MN5的漏端同时接所述负压检测电路的输入端和所述第三NMOS管MN3的栅端和所述第四NMOS管MN4的栅端，所述负压检测电路的输出端同时接所述第三PMOS管MP3的源端、所述第一与门AND1的第二输入端和所述可变电源控制电路的输入端，所述可变电源控制电路的输出端输出的信号作为所述核心传输电路的正向电压。
可选的，所述负压检测电路包括比较器和施密特触发器。
可选的，所述可变电源控制电路包括第一反相器INV1和第二反相器INV2，所述第一反相器INV1的输入端接所述负压检测电路的输出端，所述第一反相器INV1的输出端同时接所述第二反相器INV2的输入端、所述第一或非门NOR1的第二输入端和所述第二或非门NOR2的第二输入端。
可选的，所述核心传输电路包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1和第二PMOS管MP2；其中，
所述第一PMOS管MP1栅端接所述第二PMOS管MP2的漏端，所述第二PMOS管MP2的栅端接所述第一PMOS管MP1的漏端；所述第一PMOS管MP1漏端与所述第一NMOS管MN1的漏端相连，所述第二PMOS管MP2的漏端与所述第二NMOS管MN2的漏端相连；所述第一NMOS管MN1的栅端接所述第二NMOS管MN2的漏端，所述第二NMOS管MN2的栅端接所述第一NMOS管MN1的漏端；所述第一PMOS管MP1的源端和所述第二PMOS管MP2的源端互连，并接所述可变电源控制电路的输出端，所述第一NMOS管MN1的源端和所述第二NMOS管MN2的源端互连，并接负向电压Vneg。
可选的，所述第三NMOS管MN3的源端接所述第一PMOS管MP1的漏端和所述第一NMOS管MN1的漏端，所述第四NMOS管MN4的源端接所述第二PMOS管MP2的漏端和所述第二NMOS管MN2的漏端。
可选的，所述第五NMOS管MN5的源端接所述负向电压Vneg。
可选的，所述新型负向电压传输电路的输出端Vout接所述第一PMOS管MP1的漏端和所述第一NMOS管MN1的漏端。
在本发明中提供了一种新型负向电压传输电路，包括核心传输电路、负压检测电路、可变电源控制电路和两个控制信号Ctr1、Ctr2。其中核心传输电路的正向电压连接可变电源控制电路的输出信号；负压检测电路的输出信号作为可变电源控制电路的输入信号；可变电源控制电路的两个输出信号分别作为核心传输电路的输入信号和两个或非门的公共控制信号。新增加的负压检测电路可实时检测负向电压值，当负向电压达到比较阈值后，可变电源控制电路发生跳变，核心传输电路的正向偏置电压由电源电压变为零电平，在保证可控负向电压传输的前提下，进一步降低了传输负压的MOS管的击穿电压。
附图说明
图1是传统的负向电压传输电路的结构示意图；
图2是本发明提供的新型负向电压传输电路的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种新型负向电压传输电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种新型负向电压传输电路，其结构如图2所示。所述新型负向电压传输电路包括核心传输电路、负压检测电路、可变电源控制电路和两个控制信号Ctr1、Ctr2。
具体的，请参阅图2，控制信号Ctr1输入第一或非门NOR1的第一输入端，所述第一或非门NOR1的输出端同时接第三NMOS管MN3的漏端和第二或非门NOR2的第一输入端，所述第二或非门NOR2的输出端接第四NMOS管MN4的漏端；控制信号Ctr2经过非门后输入第一与门AND1的第一输入端，所述第一与门AND1的输出端同时接第三PMOS管MP3的栅极和第五NMOS管MN5的栅极，所述第三PMOS管MP3的漏端和第五NMOS管MN5的漏端相连同时输出Vsw信号至所述负压检测电路的输入端和所述第三NMOS管MN3的栅端和所述第四NMOS管MN4的栅端，所述负压检测电路的输出端输出Vp信号至所述第三PMOS管MP3的源端、所述第一与门AND1的第二输入端和所述可变电源控制电路的输入端，所述可变电源控制电路的输出端输出的信号Vpp作为所述核心传输电路的正向电压。
具体的，所述负压检测电路包括比较器和施密特触发器。所述可变电源控制电路包括第一反相器INV1和第二反相器INV2，所述第一反相器INV1的输入端接所述负压检测电路的输出端输出的Vp信号，所述第一反相器INV1的输出端输出Vn信号至所述第二反相器INV2的输入端、所述第一或非门NOR1的第二输入端和所述第二或非门NOR2的第二输入端。所述核心传输电路包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1和第二PMOS管MP2；其中，所述第一PMOS管MP1栅端接所述第二PMOS管MP2的漏端，所述第二PMOS管MP2的栅端接所述第一PMOS管MP1的漏端；所述第一PMOS管MP1漏端与所述第一NMOS管MN1的漏端相连，所述第二PMOS管MP2的漏端与所述第二NMOS管MN2的漏端相连；所述第一NMOS管MN1的栅端接所述第二NMOS管MN2的漏端，所述第二NMOS管MN2的栅端接所述第一NMOS管MN1的漏端；所述第一PMOS管MP1的源端和所述第二PMOS管MP2的源端互连，并接所述可变电源控制电路的输出端，所述第一NMOS管MN1的源端和所述第二NMOS管MN2的源端互连，并接负向电压Vneg。所述新型负向电压传输电路的输出端Vout接所述第一PMOS管MP1的漏端和所述第一NMOS管MN1的漏端。
进一步的，所述第三NMOS管MN3的源端接所述第一PMOS管MP1的漏端和所述第一NMOS管MN1的漏端，所述第四NMOS管MN4的源端接所述第二PMOS管MP2的漏端和所述第二NMOS管MN2的漏端。所述第五NMOS管MN5的源端接所述负向电压Vneg。
本发明实施例一提供的新型负向电压传输电路的工作原理如下：
第一步：初始状态下，控制信号Ctr1为低电平、控制信号Ctr2为高电平、负向电压Vneg为地电平，则输出信号Vsw、Vp、Vpp均为高电平，信号Vn为低电平，此时第三PMOS管MP3导通、第五NMOS管MN5关闭，第三NMOS管MN3、第四NMOS管MN4导通，此时信号Vpp经由第一PMOS管MP1传输到输出端Vout；
第二步：控制信号Ctr1从低电平跳变到高电平，控制信号Ctr1经由第一或非门NOR1、第二或非门NOR2将负压传输指令锁存在第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2组成的锁存器中，此时负向电压Vneg经由第一NMOS管MN1传输到输出端Vout，当前处于负压传输状态，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4承受的耐压极限为Vneg+Vpp；
第三步：Vneg由地电平逐渐变为负向电压，当Vneg电压值大于一个NMOS管的开启电压时，第五NMOS管MN5开启，信号Vsw与Vneg相连通，随着Vneg进一步降低到负压检测电路的翻转阈值Vtn时（Vtn通常设置在-1.5V~-2.5V），负压检测电路的输出信号Vp从高电平跳变为电平，经由可变电源控制电路，信号Vn变为高电平、信号Vpp变为低电平。此时核心传输装置的输出端Vout仍然与Vneg相连通，但信号Vpp已变为低电平，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4承受的耐压极限为Vneg。
通过上述分析，本发明的一种新型负向电压传输电路，通过新增负压检测电路、可变电源控制电路及，实现核心传输电路的正向偏置电压由高电平变为低电平，在保证负向电压可控传输的前提下，将NMOS管、PMOS管的承受耐压从Vneg+Vpp减小到Vneg，从而降低了对传输MOS管（包括NMOS管和PMOS管）的耐电压要求。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。在本发明中“高电平”代表芯片中的数字电源，在本发明中“低电平”代表芯片中的数字地，在本发明中“地电平”代表芯片中的模拟地。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (7)
1.一种新型负向电压传输电路，其特征在于，包括核心传输电路、负压检测电路、可变电源控制电路和两个控制信号Ctr1、Ctr2；其中，
控制信号Ctr1输入第一或非门NOR1的第一输入端，所述第一或非门NOR1的输出端同时接第三NMOS管MN3的漏端和第二或非门NOR2的第一输入端，所述第二或非门NOR2的输出端接第四NMOS管MN4的漏端；
控制信号Ctr2经过非门后输入第一与门AND1的第一输入端，所述第一与门AND1的输出端同时接第三PMOS管MP3的栅极和第五NMOS管MN5的栅极，所述第三PMOS管MP3的漏端和第五NMOS管MN5的漏端同时接所述负压检测电路的输入端和所述第三NMOS管MN3的栅端和所述第四NMOS管MN4的栅端，所述负压检测电路的输出端同时接所述第三PMOS管MP3的源端、所述第一与门AND1的第二输入端和所述可变电源控制电路的输入端，所述可变电源控制电路的输出端输出的信号作为所述核心传输电路的正向电压。
2.如权利要求1所述的新型负向电压传输电路，其特征在于，所述负压检测电路包括比较器和施密特触发器。
3.如权利要求2所述的新型负向电压传输电路，其特征在于，所述可变电源控制电路包括第一反相器INV1和第二反相器INV2，所述第一反相器INV1的输入端接所述负压检测电路的输出端，所述第一反相器INV1的输出端同时接所述第二反相器INV2的输入端、所述第一或非门NOR1的第二输入端和所述第二或非门NOR2的第二输入端。
4.如权利要求1所述的新型负向电压传输电路，其特征在于，所述核心传输电路包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1和第二PMOS管MP2；其中，
所述第一PMOS管MP1栅端接所述第二PMOS管MP2的漏端，所述第二PMOS管MP2的栅端接所述第一PMOS管MP1的漏端；所述第一PMOS管MP1漏端与所述第一NMOS管MN1的漏端相连，所述第二PMOS管MP2的漏端与所述第二NMOS管MN2的漏端相连；所述第一NMOS管MN1的栅端接所述第二NMOS管MN2的漏端，所述第二NMOS管MN2的栅端接所述第一NMOS管MN1的漏端；所述第一PMOS管MP1的源端和所述第二PMOS管MP2的源端互连，并接所述可变电源控制电路的输出端，所述第一NMOS管MN1的源端和所述第二NMOS管MN2的源端互连，并接负向电压Vneg。
5.如权利要求4所述的新型负向电压传输电路，其特征在于，所述第三NMOS管MN3的源端接所述第一PMOS管MP1的漏端和所述第一NMOS管MN1的漏端，所述第四NMOS管MN4的源端接所述第二PMOS管MP2的漏端和所述第二NMOS管MN2的漏端。
6.如权利要求5所述的新型负向电压传输电路，其特征在于，所述第五NMOS管MN5的源端接所述负向电压Vneg。
7.如权利要求6所述的新型负向电压传输电路，其特征在于，所述新型负向电压传输电路的输出端Vout接所述第一PMOS管MP1的漏端和所述第一NMOS管MN1的漏端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811062356.2A CN109102832B (zh) | 2018-09-12 | 2018-09-12 | 一种负向电压传输电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811062356.2A CN109102832B (zh) | 2018-09-12 | 2018-09-12 | 一种负向电压传输电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109102832A true CN109102832A (zh) | 2018-12-28 |
| CN109102832B CN109102832B (zh) | 2021-07-06 |
Family
ID=64866169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811062356.2A Active CN109102832B (zh) | 2018-09-12 | 2018-09-12 | 一种负向电压传输电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109102832B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1108017A (zh) * | 1993-12-24 | 1995-09-06 | 川崎制铁株式会社 | 多电压系统的输出，输入缓冲电路及双向缓冲电路 |
| CN1494215A (zh) * | 2003-09-05 | 2004-05-05 | 清华大学 | 负电压译码电路 |
| CN1794586A (zh) * | 2005-12-20 | 2006-06-28 | 北京芯技佳易微电子科技有限公司 | 标准逻辑工艺上的负电压有效传输电路 |
| CN101442302A (zh) * | 2007-11-20 | 2009-05-27 | 盛群半导体股份有限公司 | 栅极驱动电路及其驱动方法 |
| US20100052776A1 (en) * | 2008-09-01 | 2010-03-04 | Hynix Semiconductor, Inc. | Internal voltage generating circuit |
| KR100956776B1 (ko) * | 2008-04-18 | 2010-05-12 | 주식회사 하이닉스반도체 | 네거티브 전압 생성 장치 |
| CN102097121A (zh) * | 2009-12-14 | 2011-06-15 | 海力士半导体有限公司 | 内部负电压生成装置 |
| CN103441750A (zh) * | 2013-07-30 | 2013-12-11 | 深圳市天微电子有限公司 | 高低压区信号传输系统 |
| US9601994B2 (en) * | 2015-02-06 | 2017-03-21 | SK Hynix Inc. | Internal voltage generation circuit |
| CN107070202A (zh) * | 2017-04-19 | 2017-08-18 | 中国电子科技集团公司第二十四研究所 | 具有电压自动调节功能的负电压产生电路 |
-
2018
- 2018-09-12 CN CN201811062356.2A patent/CN109102832B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1108017A (zh) * | 1993-12-24 | 1995-09-06 | 川崎制铁株式会社 | 多电压系统的输出，输入缓冲电路及双向缓冲电路 |
| CN1494215A (zh) * | 2003-09-05 | 2004-05-05 | 清华大学 | 负电压译码电路 |
| CN1794586A (zh) * | 2005-12-20 | 2006-06-28 | 北京芯技佳易微电子科技有限公司 | 标准逻辑工艺上的负电压有效传输电路 |
| CN101442302A (zh) * | 2007-11-20 | 2009-05-27 | 盛群半导体股份有限公司 | 栅极驱动电路及其驱动方法 |
| KR100956776B1 (ko) * | 2008-04-18 | 2010-05-12 | 주식회사 하이닉스반도체 | 네거티브 전압 생성 장치 |
| US20100052776A1 (en) * | 2008-09-01 | 2010-03-04 | Hynix Semiconductor, Inc. | Internal voltage generating circuit |
| CN102097121A (zh) * | 2009-12-14 | 2011-06-15 | 海力士半导体有限公司 | 内部负电压生成装置 |
| CN103441750A (zh) * | 2013-07-30 | 2013-12-11 | 深圳市天微电子有限公司 | 高低压区信号传输系统 |
| US9601994B2 (en) * | 2015-02-06 | 2017-03-21 | SK Hynix Inc. | Internal voltage generation circuit |
| CN107070202A (zh) * | 2017-04-19 | 2017-08-18 | 中国电子科技集团公司第二十四研究所 | 具有电压自动调节功能的负电压产生电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109102832B (zh) | 2021-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108494234B (zh) | 适用于GaN高速栅驱动电路的浮动电源轨 | |
| US9298238B2 (en) | CMOS power backup switching circuit and method for operating a CMOS power backup switching circuit | |
| EP2241009B1 (en) | Low-swing cmos input circuit | |
| US10038437B2 (en) | High voltage power system with enable control | |
| KR20030019873A (ko) | 반도체 장치 | |
| CN110149111A (zh) | 一种自举开关电路及其控制方法 | |
| CN108717158B (zh) | 一种适用于死区时间控制的负压检测电路 | |
| US10504892B2 (en) | Semiconductor device | |
| CN111398667A (zh) | 一种过零检测电路 | |
| CN109884873B (zh) | 一种采用动态阈值技术的时间数字转换器 | |
| US20060152255A1 (en) | Gate oxide protected I/O circuit | |
| CN109102832B (zh) | 一种负向电压传输电路 | |
| CN101153880A (zh) | 负电压检测器 | |
| CN107294516A (zh) | 一种无静态功耗的上电复位电路 | |
| US7538599B2 (en) | Integrated circuit with standby mode minimizing current consumption | |
| KR101187241B1 (ko) | 아날로그 집적 회로를 파워-다운하는 방법 및 장치 | |
| US20240056079A1 (en) | Interface circuit | |
| CN114400039A (zh) | 一种具有迟滞特性的电压监测电路 | |
| CN114242146A (zh) | 读电路及电子设备 | |
| CN210835774U (zh) | 高压的稳压电路 | |
| CN109189141B (zh) | 一种负压自举电路 | |
| CN107680630B (zh) | 一种字线译码电路 | |
| CN107733223B (zh) | 电荷泵增压单元电路 | |
| CN110729999B (zh) | 模式控制电路和设备 | |
| CN116722853B (zh) | 一种适用于低电压低功耗应用下的上电复位电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |